選択的なバックバイアスを使用する動的リーク制御回路
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に電子回路に関し、より具体的にはトランジスタ回路におけるリーク電力を低減する技術に関する。
【背景技術】
【０００２】
マイクロプロセッサ回路は、典型的には、２つの主要な動作状態、すなわちアクティブモードとスタンバイ（待機）モードで動作する。アクティブモードでは、回路は、プロセスまたはタスクを実行しており、通常、その回路の仕様に定められた動作周波数で実行されている。アクティブモードの間は、ほとんどのトランジスタゲートがスイッチングを行っており、比較的高い動作周波数が必要とされる。スタンバイモードまたはスリープモードの間は、処理タスクは、通常アイドル（待機）状態で、比較的少数のゲートしかスイッチングを行っておらず、このため、より低い動作周波数が要求される。トランジスタ回路で消費される電力は、スイッチング電力とリーク電力の双方の関数である。回路がスタンバイモードにあっても、トランジスタにおける電力リークにより潜在的にかなりの量の電力が消費されることがある。それ故、アクティブモードで動作している回路の電力は、動的（スイッチング）電力とリーク電力の組み合わせであり、動的電力が支配的ファクタであるのに対し、ほとんどのゲートがスイッチングを行っていないスタンバイモードでは、電力消費量は、主としてリーク電力の関数である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
デバイスデザインがより微細な構造にスケールダウン（例えば９０ｎｍ乃至６５ｎｍ、あるいはそれ未満）するにつれ、回路は、所与の動作周波数に対してより低い電圧で、従って、低減した動的電力消費量で、動作することが可能となる。しかしながら、デバイス構造が微細化するにつれてリーク電力は指数関数的に増大する。これはトランジスタの寸法が変わるにしたがって、トランジスタの動作特性が、特にトランジスタの状態が切り替わる電圧である閾値電圧ＶＴＨの効果に関して、変化するという事実に起因する。一般に、トランジスタの寸法が減少すると、供給電圧に関して閾値電圧ＶＴＨのスケーリング（すなわち拡大または縮小）が起こり、その結果、リーク電力の増大がもたらされる。スタンバイモードの間は、リーク電力が電力消費の支配的要因であるので、回路の寸法がスケールダウンするにつれ、リーク電力の影響はこの動作モードにとってずっとより重大になる。この影響は、電源容量が限られており、スタンバイモードまたはスリープモードでかなり長い時間を費やす可能性のある、例えば携帯電話機、ＰＤＡ（Personal Digital Assistants）、ノート型コンピュータその他の類似デバイスといった、携帯型またはバッテリ駆動のデバイスにとって重要な問題となり得る。
【０００４】
現在使用されている、リーク電力に起因する電力消費量を低減するシンプルな方法は、回路自体の動作電圧を下げるものであるが、しかしこれは明らかに回路の性能を低下させ、プロセッサおよび回路の動作速度が絶え間なく増大し続けるというトレンドに逆行する。スタンバイ電力の消費量を低減する別の既知の方法は、トランジスタの閾値電圧レベルをシフトするというものである。一般に、閾値電圧を増大させると、リーク電力は低下し、その結果、スタンバイ電力の消費が減少する。しかしながら、閾値電圧を増大させると、トランジスタのスイッチング速度も低下し、結果として、回路がアクティブモードで動作するときの回路性能が低下する。従ってリーク電力を低減する現行の方法は、一般的には不利であり、回路の動作モードと他の関連パラメータに応じてトランジスタの閾値電圧を動的かつフレキシブルに変更するような形にはなっておらず、回路の動作モードを十分に活かしきれていない。
【０００５】
以下、本発明の実施形態を、添付図面を参照しながら詳細に説明する。これらの実施形態は例示的なものであり、限定的なものではない。なお添付図面には、類似の構成要素には類似の符号が付されてある。
【図面の簡単な説明】
【０００６】
【図１Ａ】本発明の実施の一形態による、リーク電流を低減するためのバックバイアス方法を実行するＭＯＳ（metal-oxide semiconductor）トランジスタを示す図。
【図１Ｂ】本発明の実施の一形態による、図１Ａのトランジスタにおけるリーク電流を低減するためにバックバイアス技術を使用した結果のグラフを示す図。
【図２Ａ】本発明の実施の一形態による、回路閾値電圧を動的に変更するための基板バイアス電圧源を含むトランジスタ回路の回路図。
【図２Ｂ】図２Ａの回路図の製造後のトランジスタ回路の側面図。
【図３】本発明の実施の一形態による、ステータス回路状態に基づいてトランジスタ回路の閾値電圧を変更するための電圧制御回路の回路図。
【図４】本発明の実施の一形態による、画面表示の状況に基づいてリーク電流を動的に低減する方法を示すフローチャート。
【図５】本発明の実施の一形態による、画面表示の状況に基づいてグラフィックスプロセッサへのドレイン電圧を制御するための電圧制御回路を示す回路図。
【図６】本発明の実施の一形態による、画面表示の状況に基づいてバックバイアスをトリガーする方法を示すフローチャート。
【図７】本発明の実施の一形態による、画面表示の状況に基づいてグラフィックスプロセッサへのバックバイアス電圧の印加を制御するための電圧制御回路を示す回路図。
【発明を実施するための形態】
【０００７】
グラフィックスプロセッサ回路に使用される動的リーク制御回路の実施形態について説明する。本動的リーク制御回路は、グラフィックスプロセッサ回路を構成するトランジスタのバックバイアス（back biasing）を、特定の動作モードの間に選択的に有効（イネーブル）にする。バックバイアスレベルは、２つの別々の電力レール（power rail）によって制御される。第１の電力レールは既存電源に結合され、第２の電力レールは別個の調整可能電圧レギュレータに結合される。第１の電力レールにも別個の電圧レギュレータが提供される場合がある。ハードウェアベースの状態機械またはソフトウェアプロセスは、１以上の動作モードの発生を検出し、第１および第２の電力レールの電圧レギュレータを調整して、回路のバックバイアス状態を有効もしくは無効（ディスイネーブル）にするか、または回路の閾値電圧を特定の電圧範囲内で変更をするようにプログラムされる。
【０００８】
以下の説明では、本発明の動的リーク制御回路の実施形態を深く理解するとともに、説明を効果的なものにするために、多数の具体的な細部にまで言及される。しかしながら、当業者であれば、これらの実施形態は、そうした具体的な細部の１以上がなくとも、あるいは他のコンポーネント、システム等々が付け加わっても実施可能であることは理解されよう。他の事例では、開示された実施形態の特徴を曖昧にすることを避ける意味で、周知の構造または動作は示されず、あるいは詳述されない。
【０００９】
実施の一形態において、バックバイアススキームが使用され、それにより回路内の１以上のトランジスタの閾値電圧を増大させて、単数または複数のトランジスタを流れるリーク電流を、阻止または低減する。実施の一形態において、１以上の電源レールが電圧レギュレータを通して提供され、それにより、トランジスタのバックバイアスを有効もしくは無効にするか、あるいはトランジスタ回路の実効閾値電圧を特定の電圧範囲に沿ってシフトすることによって、ある度合いのバックバイアスを提供する。
【００１０】
図１Ａに、本発明の実施の一形態による、リーク電力を低減するためのバックバイアス方法を実行するＭＯＳ（金属酸化膜半導体：metal-oxide semiconductor）トランジスタを示す。トランジスタ１００は、一般化されたＭＯＳトランジスタを表したもので、ゲート（Ｇ）１０２、ソース（Ｓ）１０４およびドレイン（Ｄ）１０６を備える。トランジスタ１００は、任意のモード（すなわち、エンハンスメントモード、デプレッションモード等）で動作する任意のタイプ（すなわち、Ｎ型、Ｐ型等）のＭＯＳトランジスタまたは任意の均等型もしくは類似型トランジスタデバイスとすることができる。トランジスタ１００のゲート−ソース間電圧はＶＧＳで表され、この電圧を変化させることでソース１０６とドレイン１０４間の電流が調節される。例えば、トランジスタ１００といったトランジスタにおける支配的なリーク（leakage）のメカニズムの１つは、Ｉｓｕｂｔｈで示されるサブスレショルド（subthreshold）（またはチャネル）リーク電流である。サブスレショルドリーク電力（閾値以下リーク電力）とは、ゲート電圧が閾値電圧未満のときに、ソース１０６とドレイン１０４間の電流Ｉｓｕｂｔｈによって生じる電力のことである。
【００１１】
トランジスタにおけるリーク電流を低減するためのいくつかの技術が開発されてきたが、そのほとんどはパフォーマンス（性能）、コスト、複雑度などに関するトレードオフを含む。斯かる技術の１つは、回路内のトランジスタにバックバイアスをかけてトランジスタの実効閾値電圧を低減することである。バックバイアス（“基板バイアス（body biasing）”とも呼ばれる）とは、トランジスタの基板端子を小さい負電圧に接続して基板−ソース間電圧を事実上に増大させる技術を指す。ソースと基板間の電圧差は、閾値電圧を変え、トランジスタの基板効果（body effect）として知られている。図１Ｂに、実施の一形態おける、バックバイアス技術を使用することによる、リーク電流の低減について説明する。図１Ｂは、例えば図１Ａのトランジスタ１００といったトランジスタに対してドレイン−ソース電流対ゲート−ソース電圧のプロットを示したものである。Ｉ−Ｖ（伝達）曲線１２２が示す様に、閾値電圧ＶＴＨはトランジスタがオンに切り替わる、または状態を変える電圧を表す。ライン１２０は閾値以下勾配（sub-threshold slope）を表し、これは、ＶＧＳがＶＴＨ未満に低下したときに、いかに有効にトランジスタがオフにすることができるかを決定する。Ｉ−Ｖ曲線１２２は、バックバイアスが無効になっているときの回路の伝達曲線を表し、Ｉ−Ｖ曲線１２４は、バックバイアスが有効になっているときの回路の伝達曲線を表す。Ｉｓｕｂｔｈ軸に沿った２本の曲線１２２と１２４の差１２６は、バックバイアスが有効になっているときの回路のリーク電流の減少量を表している。従って、バックバイアスを導入することで閾値電圧が増大し（Ｉ−Ｖ曲線が右にシフトし）、リーク電流Ｉｓｕｂｔｈが排除または低減される。
【００１２】
実施の一形態において、トランジスタベース回路は、ＢＢＰ（正バックバイアス：back bias positive）とＢＢＮ（負バックバイアス：back bias negative）で表される２つの別々の電源レール（power supply rail）または電圧源レールを含む。正バックバイアス電圧源レールＢＢＰはＶＢＰで示される電圧を提供し、負バックバイアス電圧源レールＢＢＮはＶＢＮで示される負電圧ＶＢＮを提供する。これらの電圧レベルは、回路のバックバイアスを有効にするために、トランジスタの適切な基板端子に印加される。
【００１３】
図２Ａに、本発明の実施の一形態による、回路の閾値電圧を動的に変えるためのバックバイアス電圧源を含む、トランジスタ回路の回路図を示す。回路２００は、ＮチャネルＣＭＯＳトランジスタ２１２に結合されたＰチャネルＣＭＯＳトランジスタ２１０を備えるＣＭＯＳインバータ回路を示している。ドレイン電圧ＶＤＤは、トランジスタ２１０のドレインに結合された電力レール２０４に、印加され、ソース電圧ＶＳＳは、トランジスタ２１２のソースに結合された電力レール２０６に、印加される。トランジスタ２１０の基板端子（body terminal）は、正バックバイアス電圧ＶＢＰに結合され、この電圧はＢＢＰ電力レール２０２を通じて印加される。回路２００に示す様に、ＶＢＰレベルはスタンバイレベルとアクティブレベルとの間の範囲内にある。トランジスタ２１２の基板端子は負バックバイアス電圧ＶＢＮに結合され、その電圧はＢＢＮ電力レール２０３を通じて印加される。ＶＢＮの値もアクティブレベルとスタンバイレベルとの間の範囲内にある。
【００１４】
図２Ｂに、図２Ａの製造後のトランジスタ回路の側面図を示す。トランジスタ回路２５０は、Ｎ分離領域２２４が内部に形成されたＰ基板２２６を含む。図２ＡのＰ型トランジスタ２１０は、Ｎウェル領域２２０によって形成され、この領域は、Ｐ型にドープされたドレイン領域Ｄおよびソース領域Ｓとゲート２２１を含む。図２ＡのＮ型トランジスタ２１２はＰウェル領域２２２によって形成され、この領域はＮ型にドープされたドレイン領域Ｄおよびソース領域とゲート２２３を含む。正バックバイアス電圧源ＶＢＰはトランジスタ２１０のＮウェル基板領域２２０に結合され、負バックバイアス電圧源ＶＢＮはトランジスタ２１２のＰウェル基板領域２２２に結合される。
【００１５】
図２Ａと図２Ｂが示す様に、バックバイアス電圧レベルＶＢＰとＶＢＮは、トランジスタ２１０と２１２にバックバイアスをかけるためにインバータ回路２００に印加され、これにより図１Ｂが示す様に閾値電圧ＶＴＨが上昇し、トランジスタを流れるリーク電流が減少する。図２Ｂが示す様に、バックバイアスメカニズムを導入するには、別個のバイアス電圧メッシュを付加したり、トランジスタエリアをわずかに拡大させたり、分離用の深いＮウェル領域２２４を付加する必要がある。しかしながら、動作周波数を大きく低下させる必要なくリーク電力を低減できるというメリットは、サイズ増加や、ゲートサイズを大きく減らすことを特徴とする新世代デバイスの製造要求よりも、勝ることがある。
【００１６】
図２Ａと図２Ｂに示す様に、トランジスタにバックバイアスをかけるために必要な電圧は、２つの別々の電力レールによって提供される。実施の一形態によれば、１以上の調整可能電圧レギュレータが、電源レールに結合されてバックバイアス電圧源レールによって提供される電圧を調節する。これにより、閾値電圧を、単数または複数の電圧レギュレータの電圧範囲で決まる電圧スケールに沿って変更することが可能となる。実施の一形態において、電圧レギュレータ回路は、プログラマブル回路またはソフトウェアプロセスによって制御される。そのプログラマブル回路またはソフトウェアプロセスは、バックバイアス電圧レールを、トランジスタ回路の適切な動作特性に関するいくつかのパラメータに基づいて制御する。正および負のバックバイアス電圧レベルの実際の値は、実際の回路実装および要件に関係する様々な要因、例えば供給電圧レベル、動作周波数、回路構成、トランジスタタイプなどに依存する。１つの例示的な実施形態として、ＶＢＰレベルは最小１．０Ｖ乃至最大２．０Ｖの範囲の値を採ることがあるのに対して、ＶＢＮレベルは最小−１．０Ｖ乃至最大０Ｖの範囲の値をとることができる。トランジスタタイプ、その他の要因に応じて、例えばＶＢＰに対しては１．５Ｖ乃至１．８Ｖ、ＶＢＮに対しては−０．５Ｖ乃至０Ｖなど、多くの他の範囲とすることが可能である。
【００１７】
実施の一形態において、図２Ａのインバータ２００といったトランジスタ回路は、パーソナルコンピュータ、ワークステーション、またはゲームコンソール（ゲーム機）の専用グラフィックスレンダリングデバイスであるＧＰＵ（グラフィックス処理ユニット：Graphics Processing Unit）またはＶＰＵ（ビジュアル処理ユニット：Visual Processing Unit）で使用される、またはその一部として使用される、ＡＳＩＣ（特定用途向け集積回路：Application Specific Integrated Circuit）の一部である。ＧＰＵは、一般的には２Ｄ（２次元）または３Ｄ（３次元）のコンピュータグラフィックスを生成するのみならず、他のデジタルビデオ関連処理を実行するための、多数のグラフィックス基本演算を実行する。本実施形態では、バックバイアス電圧レベルを制御するための電圧レギュレータ回路の制御を指示するパラメータは、グラフィックス画像の生成とグラフィックス処理の実行に関する電力要件に基づく。アクティブモードでは、グラフィックスプロセッサは、典型的には、図形要素（graphics element）を生成し、動き（motion）を描写し、そして３Ｄ処理を実行するなどを行い、その間、多くのメモリ集約的および算術／論理集約的タスクを実行している。この場合には、ＧＰＵのほとんどのゲートは、アクティブにスイッチングを行っており、ＧＰＵの最大周波数が利用される。スタンバイモードの間は、表示画面は静的な場合があり、比較的少数のゲートしかスイッチングを行っておらず、例えば３Ｄレンダリングなどの複雑なプロセスはアイドル状態にある。
【００１８】
本実施形態に関して、電圧レギュレータの制御を指示するパラメータは、所望のパフォーマンスレベル、動作周波数、供給電圧、有効にされる回路のタイプ、動作モード、および他の類似要因を含む。所望されるパフォーマンスレベルは、電力消費に関係なく最高クロック周波数動作を必要とする高パフォーマンス、性能と電力消費の間のバランスを必要とする中パフォーマンス、回路がバッテリ電力で動作しているときなど、性能と引き替えに最小電力消費を必要とする低パフォーマンスにわたる範囲をとることができる。バックバイアスが有効となる回路のタイプには、プロセッサまたはＡＳＩＣ内のモジュールの任意のコンポーネントが含まれる。例えばＧＰＵに関しては、有効となる回路には、２Ｄまたは３Ｄグラフィックスパイプ（graphics pipe）、オンボードキャッシュなどが含まれる。これは２Ｄまたは３Ｄモード、高解像度／低解像度、グレイスケール／カラーなどが含まれることがある動作モードにも関係する。
【００１９】
実施の一形態において、オンチップ（on-chip）状態機械は、回路の１以上のパラメータおよび／または動作状態に基づいて、トランジスタ回路へのバックバイアス電圧レベルの印加を制御するように構成される。図３には、実施の一形態による、ステータス回路状態に基づいてトランジスタ回路の閾値電圧を変更する、電圧制御回路の回路図を示す。システム３００に示す様に、制御対象のトランジスタ回路３１２は、ＡＳＩＣ３０２上に含まれる。バックバイアス電圧源は、オフチップであって、かつ回路基板３０４上に、提供される。図３の実施形態では、正バックバイアス電圧源３０５は、ＶＢＰを与えるべく電圧レギュレータ３０６によって制御され、負バックバイアス電圧源３０７は、ＶＢＮを与えるべく電圧レギュレータ３０８によって制御される。ＶＢＰとＶＢＮ電圧は、ＧＰＩＯ（汎用入出力：general purpose input/output）ポート３１２および３１４を通してＡＳＩＣに入力される。システム３００に示す様に、ＡＳＩＣは、ＧＰＩＯポートからＶＢＰとＶＢＮ電圧を受け取るオンチップ状態機械を含む。状態機械３１０は、トランジスタ３１２のバックバイアスを有効にし、それによりトランジスタのリーク電力を低減するために、トランジスタ３１２にＶＢＰとＶＢＮ電圧を渡すように構成される。トランジスタに恒久的にバックバイアスをかけ続けることは本来不利なため、一般にはバックバイアスをトランジスタ３１２に恒久的に印加することは望ましくない。状態機械３１０は、リーク電流を低減するメリットがトランジスタにバックバイアスをかけるデメリットを上回るという条件のもとで、バックバイアスを有効にするように構成される。斯かる条件の一般的な例は、ＡＳＩＣ３０２がスタンバイモードにあるときである。図３に示した実施形態では、状態検出（condition detector）コンポーネント３０９は、こうした条件の状態を監視し、この情報を状態機械３１０に提供する。条件が検出された場合には、状態機械３１０は、バックバイアス電圧をトランジスタ３１２に渡して、バックバイアスを有効にする。
【００２０】
状態検出器３０９は、別個の機能コンポーネントとして示されているが、状態機械３１０の一体部分として組み込まれることもできる。同様に、電圧レギュレータ３０６と３０８は、システム３００ではオフチップかつ回路基板３０４上にあるものとして示されているが、それらは回路制約と実施詳細に応じてＡＳＩＣ３０２上に直接設けられることもできる。同様に、状態機械回路３１０は、ＡＳＩＣ３０２上に直接設ける代わりに、回路基板３０４上に提供されることもできる。
【００２１】
実施の一形態において、状態機械３１０は、パラメータに基づいて電力状態の変更を制御するソフトウェアプロセスに具現化される。このソフトウェアプロセスは、ＶＢＰとＶＢＮ電圧レベルを変える単数または複数の電圧レギュレータを直接制御する。代替的な実施形態では、回路またはＡＳＩＣの活動に基づいて電力プロファイルを変更するために、ソフトウェアプロセスの代わりにハードウェア回路が採用される。斯かる実施形態では、状態機械３１０は、１以上の配線回路または専用のオンチップ論理素子に具現化される。
【００２２】
図３のシステム３００では、状態機械３１０を通じてバックバイアス電圧レベルの変化をトリガーする、あるいは、引き起こすために、活動の様々な状態（condition）または指標（indicator）が、状態検出器３０９によって監視される。トランジスタ３１２のバックバイアスを有効にするための条件は、ＡＳＩＣ３０２のスタンバイモードへの移行であることができるが、他の条件も可能である。スタンバイモードへの移行に関しては、バックバイアス電圧が使用可能な状態をトリガーするために活動（また非活動）状態を示す様々な指標が使用できる。これらの指標には、静止画面表示、回路ビジー信号の欠如、ＦＩＦＯバッファレベルの低下、スリープ信号の発生、電力引き込み量の減少、およびアクティブモードからスタンバイモードへの切替を示す他の適切な指標が含まれる。この場合、状態検出器３０９は斯かる状態を検出し、適切な信号を状態機械３１０へ送信する。次いで状態機械３１０は、バックバイアス電圧をトランジスタ３１２に渡してバックバイアスを有効にする。トランジスタのバックバイアスをトリガーするための条件を使用することで、リーク電流を低減するための動的処理要素が導入され、実際の動作状態または事前にプログラムされたパラメータに基づくリーク制御が可能となる。
【００２３】
既に述べたように、ＡＳＩＣがスタンバイモードに移行したことを検出するために様々な指標を使用することができる。実施の一形態において、主要な指標は、静止画面表示の存在である。斯かる状態は、しばしば、ユーザ側の活動の欠如を示すものであり、多くのデバイスは、エネルギーの節約のために一定期間（タイムアウト時間）経過後にスリープモードへ移行するように構成される。回路がスタンバイモードへ移行した場合に、リーク電力を動的に低減する単純な方法は、回路がアイドル状態にある期間中の供給電圧（ドレイン電圧）を低下させることである。図４は、実施の一形態による、画面表示の状況（ステータス）に基づいて、リーク電流を動的に低減する方法を示すフローチャートである。ブロック４０２では、プロセスは静止画面状態が検出されるかどうかを検出する。この状態を検出するために、例えば、全体として、または全体の画面表示のかなりの部分として、同じ画面表示要素が、指定数のフレームにわたって静的であるかどうかなどの、様々な指標が使用できる。静止画面状態が検出されると、ブロック４０４においてプロセスは現在のクロック動作周波数を所定倍、例えば周波数の１／２倍または１／４倍だけ下げる。クロック周波数は、例えばグリッチ（不具合）のないポストＰＬＬ分割処理（glitch-free post PLL(phase-locked loop) divide process）などの任意の適切なプロセスによって、下げることができる。ブロック４０６において、プロセスは、ＧＰＩＯインタフェース（または他のＩ／Ｏインタフェース）にトリガーを送り、ＶＤＤ電圧（供給電圧）レベルを下げる。ドレイン電圧を下げることで、トランジスタを流れるリーク電流は有効に低減され、その結果、スタンバイモードの間のＡＳＩＣのリーク電力が低減される。電圧降下量は、トランジスタがスタンバイモードにおいてなお機能するのを確実にするように、十分な電力オーバヘッドが利用可能となるように選択されるべきである。
【００２４】
実施の一形態において、ＡＳＩＣのスタンバイモードからアクティブモードへの変更が検出されるまで、トランジスタは供給電圧が低減された状態に保持される。従って、ブロック４０８に示す様に、プロセスは、チップがアクティブモードに移行したかどうかを判定する。アクティブモードに移行した場合には、トランジスタは、それらの可能な最大クロック速度で動作できるように、当初の供給電圧レベルに戻される。ブロック４１０に示すように、ＧＰＩＯインタフェースは、動作電圧を通常レベルに戻すために、ＶＤＤ電圧レベルを上げるようトリガーされる。ＡＳＩＣがアクティブモードで最適に機能することができるように、ブロック４１２において、クロック周波数は、その通常または最大動作周波数まで上げられる。
【００２５】
図４のブロック４０２に示す様に、プロセスは最初に静止画面を検出する。実施の一形態において、回路は、表示プロセッサによってクロックゲーティング（clock gating）にも使用されることがある、ビジー信号またはアイドル信号を、検出するように構成される。ヒステリシス遅延（hysteresis delay）が、静止画面モードへの移行と離脱に利用され、それにより、回路が、パフォーマンスクリティカルな期間にドロップイン・ドロップアウトする機会を減らし、電圧レギュレータが、これらの期間中にフルパフォーマンスモードへ切り替わって戻るのに必要とされるランプアップ時間（ramp up time）が取り除かれる。
【００２６】
図５に、実施の一形態として、画面表示の状況（ステータス）に基づいて、グラフィックスプロセッサへのドレイン電圧を制御するための電圧制御回路の回路図を示す。図５の回路５００は、図４に示したプロセスの１以上の特徴を実現するために使用することができる。システム５００に示す様に、ＡＳＩＣ５０２は回路基板５０４上に搭載され、コアクロック発生器５１４に結合された静止画面検出コンポーネント５１２を含む。コアクロック発生器は、ＡＳＩＣクロック信号の周波数を制御し、図４のブロック４０４とブロック４１２におけるクロック周波数の増減を可能にする。静止画面検出回路５１２は、ＧＰＩＯポート５１０を通じて回路基板５０４上のスイッチ回路５１１に信号を提供する。検出信号は、電圧レギュレータ５０６のＶｓｅｎｓｅ入力に渡される。この信号に応答して、電圧レギュレータは、ＧＰＩＯポート５０８を通じて、ＡＳＩＣ５０２に返すべき適切なＶＤＤ電圧レベルを提供する。ドレイン電圧レベルは、こうして静止画面検出コンポーネント５１２によって検出された状態によって制御され、電圧レギュレータは、図４のブロック４０６とブロック４１０に示したように、ＧＰＩＯインタフェース５０８にトリガーをかけて、この電圧を増減する。ＶＤＤの最小値は、トランジスタがスタンバイモードで動作することができるように選択され、しかも、このスタンバイモードの間にリーク電流の十分大きな減少を実現するのに十分なほど低い。
【００２７】
図４は、ドレイン電圧ＶＤＤのレベルがＡＳＩＣのスタンバイモードまたはスリープモードの間に、リーク電流を低減するために使用される方法を示している。代わりに、ブロック４０６は、ＢＢＰおよびＢＢＮ電圧レールからのバックバイアス電圧レベルをトランジスタの基板端子に印加して、トランジスタの閾値電圧を事実上下げることによって、リーク電流を低減するステップに置き換えることができる。
【００２８】
図６に、実施の一形態による、画面表示の状況（ステータス）に基づいてバックバイアスをトリガーする方法のフローチャートを示す。ブロック６０２において、プロセスは、静止画面状態が検出されたかどうかを検出する。図４に関連して既に述べたように、この状態を検出するために、例えば、全体として、または全体の画面表示のかなりの部分として、同じ画面表示要素が、指定数のフレームにわたって静的であるかどうかなどの、様々な指標を使用することができる。静止画面状態が検出されると、ブロック６０４において、プロセスは、現在のクロック動作周波数を所定倍、例えば周波数の１／２倍または１／４倍だけ下げる。ブロック６０６において、プロセスは、ＧＰＩＯインタフェース（または他のＩ／Ｏインタフェース）にトリガーをかけ、トランジスタのバックバイアスを有効にする。実施の一形態において、これはトランジスタの基板端子に、例えばＢＢＰおよびＢＢＮといったバックバイアス電圧レールによって提供される正または負のバックバイアス電圧を、一方だけまたは両方とも印加することによって、達成される。バックバイアス電圧を印加することで、トランジスタの閾値電圧が事実上低下し、その結果、トランジスタを通してのリーク電流を除去、あるいは、低減する。
【００２９】
実施の一形態において、ＡＳＩＣがスタンバイモードからアクティブモードへ変更したことが検出されるまで、トランジスタはバックバイアスモードに保持される。従って、ブロック６０８に示す様に、プロセスは、チップがアクティブモードに移行したかどうかを判定する。アクティブモードへ移行した場合には、トランジスタは、それらの可能な最大クロック速度で動作できるように、バックバイアス状態を解除、すなわち、無効にされる。ブロック６１０に示すように、ＧＰＩＯインタフェースは、閾値電圧を通常レベルまで戻すために、トランジスタのバックバイアス状態を無効にするようトリガーされる。ブロック６１２において、ＡＳＩＣがアクティブモードで最適に機能できるように、クロック周波数は、その通常、または、最大動作周波数まで増大される。
【００３０】
図７は、実施の一形態による、画面表示の状況に基づいてグラフィックスプロセッサへのバックバイアス電圧の印加を制御するための、電圧制御回路を示す回路図である。図５の回路７００は、図６に示したプロセスの１以上の特徴を実現するために使用することができる。システム７００に示されるように、ＡＳＩＣ７０２は、回路基板７０４上に搭載されており、コアクロック発生器７１４に結合された静止画面検出コンポーネント７１２を含む。コアクロック発生器は、ＡＳＩＣクロック信号の周波数を制御し、図６のブロック６０４とブロック６１２に示されるクロック周波数の増減を可能にする。静止画面検出回路７１２は、ＧＰＩＯポート７１０を通じて回路基板７０４上のスイッチ回路７１１に、信号を提供する。検出信号は、電圧レギュレータ７０６のＶｓｅｎｓｅ入力に渡される。この信号に応答して、電圧レギュレータ７０６は、ＧＰＩＯポート７０８を通じて、ＡＳＩＣ７０２に戻すべき、適切なバックバイアス電圧ＶＢＮレベルを提供する。静止画面検出器７１２は、バイアス発生コンポーネント７１４にも信号を提供する。このコンポーネント７１４は、電圧レギュレータ７０６からポート７０８に提供されたバックバイアス電圧ＶＢＮを有効または無効にするために、ＧＰＩＯポート７０９を経由してＧＰＩＯポート７０８に、バックバイアス発生信号を提供する。バックバイアス電圧は、こうして電圧レギュレータによって生成され、静止画面検出コンポーネント５１２によって検出される状態（コンディション）によって、バイアス発生器７１４を通して渡されるように制御される。
【００３１】
図７は、バックバイアス電圧が、ＢＢＮ電力レールによって提供される負電圧を備えた実施形態を示している。代わりに、正バックバイアス電圧ＶＢＰもＢＢＰ電力レールを通じて提供され得る。斯かる実施形態では、ＡＳＩＣへのＶＢＰの印加を発生及び制御するために、別のバイアス発生器と電圧レギュレータコンポーネントが提供され得る、あるいは、バイアス発生器７１４と電圧レギュレータ７０６は、ＶＢＰとＶＢＮの両方を扱うように構成され得る。
【００３２】
実施の一形態において、バックバイアス電圧ＶＢＰおよび／またはＶＢＮは、ある最大値に固定され、バイアス発生器７１４によって生成されるバイナリ信号を通じて有効または無効にされる。この結果、閾値電圧１２０は、第１の値から第２の値へ有効にシフトする。代わりの実施形態では、電圧レギュレータは、いくつかの離散的な中間電圧値に沿ったＶＢＰおよび／またはＶＢＮの電圧範囲、または正および負のバックバイアス値の最大と最小の範囲の間を結ぶ連続値を提供するように構成されることがある。これにより、閾値電圧１２０は、第１の値と第２の値の間のいくつかの中間電圧にシフトされることが可能となり、この結果、リーク電流は、ある特定のレベルまで低減することが可能である。電圧レギュレータは、ＡＳＩＣの動作状態と動作要件に基づく１以上のパラメータに基づいて、適切なバックバイアス電圧レベルを提供するように、プログラムすることができる。
【００３３】
本発明の実施形態は、回路内のリーク電流を制御する方法を含み、第１の状態から第２の状態へのデバイスの状態変化に応答して、システムクロックによって回路に提供される動作周波数を第１の周波数から第２の周波数へ低減するステップと、デバイスの変化に対応して、回路に提供するバックバイアス電圧を提供し、回路の閾値電圧を、第１の閾値電圧値から第２の閾値電圧値の間の電圧範囲に沿って有効に低減するステップとを有する。
【００３４】
実施の一形態によれば、第１の状態は回路のアクティブ状態を備え、第２の状態は回路のスタンバイ状態を備える。
【００３５】
実施の一形態によれば、スタンバイ状態は１以上の指標の存在によって検出される。
【００３６】
実施の一形態によれば、１以上の指標の１つは、静止画面表示を検出することを備える。
【００３７】
本方法は、実施の一形態によれば、回路に結合された表示装置に表示された画像が、システムクロックの指定数のクロックサイクルの間、消えずに残っていることを検出するステップを更に含む。
【００３８】
実施の一形態によれば、１以上の指標は、基本的に、１以上の返されたビジー信号、スリープモードフラグの有効化、電力引き込み量の減少、およびバッファ活動の低下、から成るグループから選択される。
【００３９】
実施の一形態によれば、バックバイアス電圧は、回路の少なくとも１つのトランジスタの基板端子に印加される負電圧を含む。
【００４０】
実施の一形態によれば、バックバイアス電圧は、負バックバイアス電圧源レールに結合された第１の電圧レギュレータ回路を通じて、少なくとも１つのトランジスタに提供される。また、第１の電圧レギュレータは、検出された状態変化に対応して、バイアス発生回路によって制御される。
【００４１】
実施の一形態によれば、バックバイアス電圧は、回路の少なくとも１つのトランジスタの基板端子に印加される正電圧を更に含む。
【００４２】
実施の一形態によれば、バックバイアス電圧は、正バックバイアス電圧源レールに結合された第２の電圧レギュレータ回路を通じて、少なくとも１つのトランジスタに提供される。また、第２の電圧レギュレータは、検出された状態変化に対応して、バイアス発生回路によって制御される。
【００４３】
実施の一形態によれば、第２の電圧レギュレータ回路は、バックバイアス電圧を、第３の値から第４の値までの電圧範囲に沿って切り替えるように構成される。
【００４４】
本発明の実施形態は、第１の状態から第２の状態への回路の状態変化を検出する状態検出器と、状態検出器に結合されて、その状態変化に対応して制御信号を発生する状態機械と、状態機械に結合されて、動作周波数を第１の周波数から第２の周波数へ低減する電圧レギュレータと、電圧レギュレータに結合されて、制御信号に対応して、バックバイアス電圧を回路に提供して、回路の閾値電圧を、第１の閾値電圧値と第２の閾値電圧値の間の電圧範囲に沿って有効に低減するバイアス発生器と、を備える。
【００４５】
実施の一形態によれば、第１の状態は、回路のアクティブ状態を含み、第２の状態は回路のスタンバイ状態を含む。また、スタンバイ状態は、１以上の指標の存在によって検出される。
【００４６】
実施の一形態によれば、回路は少なくとも１つのトランジスタを含む。更に、バックバイアス電圧は、回路の少なくとも１つのトランジスタの基板端子に印加される負電圧と、回路の少なくとも１つのトランジスタの基板端子に印加される正電圧と、から成るグループから選択される。
【００４７】
実施の一形態によれば、前記回路は、プリント回路基板に搭載されたＡＳＩＣ素子内に、回路を備える。
【００４８】
実施の一形態によれば、前記回路は、グラフィックス処理ユニットの少なくとも一部を備える。
【００４９】
本発明の実施形態は、回路内のリーク電流を制御する更なる方法を含み、第１の状態から第２の状態への回路の状態変化に応答して、システムクロックによって回路に提供される動作周波数を、第１の周波数から第２の周波数へ低減するステップと、回路の状態変化に対応して、回路への供給電圧を、第１の供給電圧値から第２の供給電圧値までの間の電圧範囲に沿って低減し、回路を通して流れるリーク電流を有効に低減するステップと、を有する。
【００５０】
実施の一形態によれば、第１の状態は回路のアクティブ状態を含み、第２の状態は回路のスタンバイ状態を含む。
【００５１】
実施の一形態によれば、スタンバイ状態は、１以上の指標の存在によって検出される。
【００５２】
実施の一形態によれば、１以上の指標の１つは、静止画面表示を検出するステップを含む。
【００５３】
本方法は、実施の一形態によれば、回路に結合された表示装置に表示された画像が、システムクロックの指定数のクロックサイクルにわたって消えずに残っていることを検出するステップを更に含む。
【００５４】
実施の一形態によれば、基本的に、１以上の指標は、１以上の戻ってきたビジー信号、スリープモードフラグの有効化、電力引き込み量の減少、およびバッファ活動の低下、から成るグループから選択される。
【００５５】
実施の一形態によれば、第１の供給電圧値は、回路の少なくとも１つのトランジスタのドレイン端子に提供される、最大供給電圧を含む。
【００５６】
実施の一形態によれば、第１の供給電圧値は、検出された状態変化に対応して、状態検出回路によって制御される電圧レギュレータ回路を通じて、少なくとも１つのトランジスタに提供される。
【００５７】
実施の一形態によれば、前記回路は、プリント回路基板に搭載されたＡＳＩＣ素子内の回路を含む。
【００５８】
実施の一形態によれば、前記回路はグラフィックス処理ユニットの少なくとも一部を含む。
【００５９】
グラフィックス処理ユニットなど、特定のタイプの回路に関連にして実施形態を説明してきたが、記述した方法およびシステムは、例えばマイクロプロセッサ、コプロセッサ、算術論理演算ユニットなど、任意のタイプのトランジスタベースの論理回路で使用できることに留意されたい。ここで述べた動的リーク制御システムの実施形態は、ＡＳＩＣは言うに及ばず、ＰＬＤ（programmable logic devices）、例えばＦＰＧＡ（field programmable gate arrays）、ＰＡＬ（programmable array logic）デバイス、電気的にプログラム可能なロジック・メモリデバイスおよびスタンダードセルベースデバイスを含む、任意の様々な回路にプログラムされた機能として実現することができる。動的リーク制御システムの実施形態を実現する他の可能性としては、メモリ（例えばＥＥＰＲＯＭ）を備えたマイクロコントローラ、組込マイクロプロセッサ、ファームウェア、ソフトウェアなどがある。さらに、本発明の動的リーク制御システムの実施形態は、ソフトウェアベースの回路エミュレーションを有するマイクロプロセッサ、ディスクリート（個別）ロジック（逐次および組み合わせ）、カスタムデバイス、ファジー（ニューラル）ロジック、量子デバイス、およびこれらのデバイスタイプが任意に混在したものに具現化することができる。基礎を成すデバイス技術は、例えばＣＭＯＳ（相補型金属酸化膜半導体：complementary metal-oxide semiconductor）のようなＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ：metal-oxide semiconductor field-effect transistor）技術、ＥＬＣ（エミッタ結合型論理：emitter-coupled logic）のようなバイポーラ技術、ポリマ技術（例えばシリコン共役ポリマおよび金属共役ポリマ−金属構造など）、アナログ・デジタル混在技術など、様々なコンポーネントタイプで提供することができる。
【００６０】
ここに開示された様々な機能は、ハードウェア、ファームウェア、並びに／またはさまざまな機械可読媒体もしくはコンピュータ可読媒体に具現化されたデータおよび／もしくは命令の任意数の組み合わせを使用して、それらの挙動、レジスタ転送、論理コンポーネント、および／または他の特性の観点から記述することができることにも留意すべきである。斯かるフォーマットされたデータおよび／または命令がその中に具現化できるコンピュータ可読媒体は、限定はされないが、様々な形の不揮発性記憶媒体（例えば光学、磁気または半導体記憶媒体）と、斯かるフォーマットされたデータおよび／または命令を無線、光または有線信号伝達媒体またはそれらの任意の組み合わせで転送するために使用することができる搬送波などがある。斯かるフォーマット化データおよび／または命令を搬送波で転送する例としては、限定はされないが、１以上のデータ転送プロトコル（例えばＨＴＴＰ、ＦＴＰ、ＳＭＴＰなど）に基づくインタネットおよび／または他のコンピュータネットワーク上の転送（アップロード、ダウンロード、電子メールなど）がある。
【００６１】
文脈上格別の断りがない限り、本明細書と特許請求の範囲の全体を通して、“備える、含む”とその活用“備えている、含んでいる”などという表現は排他的または網羅的な意味ではなく包含的な意味、言うなれば“・・・を含むが・・・に限定はされない”という意味に解されるべきである。単数または複数の数字を用いた表現は、それぞれ複数または単数を含む。加えて、“ここでの”、“以下の”、“先述の”、“後述の”などといった表現および似たような趣旨の表現は、本願のどれか特定の部分を指すものではなく、本願全体を指すものである。“または”という表現は２以上のアイテムのリストを参照するために用いられ、その表現は、リストの中の任意のアイテム、リストの中の全てのアイテムおよびリストの中のアイテムの任意の組み合わせといった、この表現の解釈の全てをカバーする。
【００６２】
動的リーク制御システムのここに開示された実施形態の上記の説明は包括的または開示された正確な形態もしくは仕様に実施形態を限定するものでないことが意図されている。グラフィックス処理ユニットまたはＡＳＩＣにおける処理の具体的な実施形態と実施例は、ここでは説明目的で述べられてきたが、当業者が認識するように、開示された方法および構造の範囲内で様々な均等な変形が可能である。
【００６３】
上述した様々な実施形態の構成要素と作用を組み合わせて、更なる実施形態を提供することが可能である。上記詳細な説明を考慮すれば、上記動的リーク制御システムにこれらおよび他の変更を施すことが可能である。
【００６４】
一般に、本願特許請求の範囲の請求項では、使用される用語は、開示された方法を本願明細書と本願特許請求の範囲に開示された特定の実施形態に限定するものと解すべきでなく、請求項に従って機能する全ての操作または処理を含むものと解すべきである。従って、開示された構造と方法は、本開示によって限定はされないが、その代わり、上述した方法の範囲は、本願特許請求の範囲の請求項によって全体的に規定される。
【００６５】
本発明をいくつかの側面から見て開示された実施形態は、本願特許請求の範囲の請求項という形で提示されるが、ここで、発明者／出願人は、方法論の様々な側面を任意の番号の請求項の中で意図している。例えば、１つのみの側面が機械可読媒体に具現化された形で提示されることがあるが、他の側面も同じように機械可読媒体に具現化することが許される。従って、発明者／出願人は、他の側面に対して追加の請求項を求めるべく、本願出願後に斯かる追加の請求項を追加する権利を留保する。
【符号の説明】
【００６６】
２００、２５０ ＣＭＯＳインバータ回路
２０２ ＢＢＰ電力レール
２０３ ＢＢＮ電力レール
２０４ ドレインの電力レール
２０６ ソースの電力レール
２１０ Ｐ型トランジスタ
２１２ Ｎ型トランジスタ
２２０ Ｎウェル
２２２ Ｐウェル
２２４ Ｎ分離領域
２２６ Ｐ基板
３００ バックバイアス電圧制御回路
３０２、５０２、７０２ ＡＳＩＣ
３０４、５０４、７０４ 回路基板
３０５ 正バックバイアス電圧源
３０６、３０８ 電圧レギュレータ
３０７ 負バックバイアス電圧源
３０９ 状態検出器
３１０ 状態機械
３１２、３１４、７０９、７１０ ＧＰＩＯポート
５００ ドレイン電圧制御回路
５０６、７０６ 電圧レギュレータ
５０８、５１０ ＧＰＩＯポート
５１１、７１１ スイッチ回路
５１２、７１２ 静止画面検出器
５１４、７１４ コアクロック発生器
７００ バックバイアス電圧制御回路
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【特許請求の範囲】
【請求項１】
回路内のリーク電流を制御する方法であって、
第１の状態から第２の状態へのデバイスの状態変化に応答して、システムクロックによって前記回路に提供される動作周波数を、第１の周波数から第２の周波数へ低減するステップと、
前記デバイスの状態変化に対応して、前記回路にバックバイアス電圧を提供して、前記回路の閾値電圧を、第１の閾値電圧値から第２の閾値電圧値までの間の電圧範囲に沿って有効に低減するステップと、
を有する方法。
【請求項２】
前記第１の状態は前記回路のアクティブ状態を含み、前記第２の状態は前記回路のスタンバイ状態を含む、請求項１に記載の方法。
【請求項３】
前記スタンバイ状態は、１以上の指標の存在によって検出される請求項２に記載の方法。
【請求項４】
前記１以上の指標の１つは、静止画面表示を検出することを含む請求項３に記載の方法。
【請求項５】
前記回路に結合した表示装置に表示された画像が、システムクロックの指定数のクロックサイクルにわたって消えずに残っていることを検出するステップを更に含む請求項４に記載の方法。
【請求項６】
前記１以上の指標は、基本的に、１以上の戻ってきたビジー信号、スリープモードフラグの有効化、電力引き込み量の減少、およびバッファ活動の低下、から成るグループから選択される請求項４に記載の方法。
【請求項７】
前記バックバイアス電圧は、前記回路の少なくとも１つのトランジスタの基板端子に印加される負電圧を含む請求項２に記載の方法。
【請求項８】
前記バックバイアス電圧は、負バックバイアス電圧源レールに結合された第１の電圧レギュレータ回路を通じて前記少なくとも１つのトランジスタに提供され、前記第１の電圧レギュレータは、検出された状態変化に対応してバイアス発生回路によって制御される、請求項７に記載の方法。
【請求項９】
前記バックバイアス電圧は、前記回路の少なくとも１つのトランジスタの基板端子に印加される正電圧を更に含む請求項７に記載の方法。
【請求項１０】
前記バックバイアス電圧は、正バックバイアス電圧源レールに結合された第２の電圧レギュレータ回路を通じて前記少なくとも１つのトランジスタに提供され、前記第２の電圧レギュレータは検出された状態変化に対応して前記バイアス発生回路によって制御される、請求項９に記載の方法。
【請求項１１】
前記第２の電圧レギュレータ回路は、前記バックバイアス電圧を第３の値から第４の値までの電圧範囲に沿って切り替えるように構成される請求項１０に記載の方法。
【請求項１２】
回路の、第１の状態から第２の状態への状態変化を検出する状態検出器と、
前記状態検出器に結合されており、前記状態変化に対応して制御信号を発生する状態機械と、
前記状態機械に結合されており、動作周波数を第１の周波数から第２の周波数へ低減する電圧レギュレータと、
前記電圧レギュレータに結合されており、前記制御信号に呼応して、前記回路にバックバイアス電圧を提供して、前記回路の閾値電圧を、第１の閾値電圧値から第２の閾値電圧値までの間の電圧範囲に沿って有効に低減するバイアス発生器と、
を備えた回路。
【請求項１３】
前記第１の状態は前記回路のアクティブ状態を含み、前記第２の状態は前記回路のスタンバイ状態を含み、さらに前記スタンバイ状態は１以上の指標の存在によって検出される、請求項１２に記載の回路。
【請求項１４】
前記回路は少なくとも１つのトランジスタを含み、さらに前記バックバイアス電圧は、前記回路の少なくとも１つのトランジスタの基板端子に印加される負電圧と、前記回路の少なくとも１つのトランジスタの基板端子に印加される正電圧とから成るグループから選択される、請求項１１に記載の回路。
【請求項１５】
前記回路は、プリント回路基板に搭載されたＡＳＩＣ（特定用途向け集積回路）素子内の回路を備える請求項１４に記載の回路。
【請求項１６】
前記回路は、グラフィックス処理ユニットの少なくとも一部を備える請求項１５に記載の回路。
【請求項１７】
回路内のリーク電流を制御する方法であって、
前記回路の、第１の状態から第２の状態への状態変化に応答して、システムクロックによって前記回路に提供される動作周波数を、第１の周波数から第２の周波数へ低減するステップと、
前記回路の状態変化に対応して、前記回路への供給電圧を、第１の供給電圧値から第２の供給電圧値までの電圧範囲に沿って低減し、前記回路を流れるリーク電流を有効に低減するステップと、
を有する方法。
【請求項１８】
前記第１の状態は前記回路のアクティブ状態を含み、前記第２の状態は前記回路のスタンバイ状態を含む、請求項１７に記載の方法。
【請求項１９】
前記スタンバイ状態は、１以上の指標の存在によって検出される請求項１８に記載の方法。
【請求項２０】
前記１以上の指標の１つは、静止画面表示を検出することを含む請求項１９に記載の方法。
【請求項２１】
前記回路に結合された表示装置に表示された画像が、システムクロックの指定数のクロックサイクルにわたって消えずに残っていることを検出するステップを更に含むことを特徴とする請求項２０に記載の方法。
【請求項２２】
前記１以上の指標は、基本的に、１以上の戻ってきたビジー信号、スリープモードフラグの有効化、電力引き込み量の減少、およびバッファ活動の低下、から成るグループから選択される請求項２０に記載の方法。
【請求項２３】
前記第１の供給電圧値は、前記回路の少なくとも１つのトランジスタのドレイン端子に提供される最大供給電圧を含む請求項２に記載の方法。
【請求項２４】
前記第１の供給電圧値は、検出された状態変化に対応して、状態検出回路によって制御される電圧レギュレータ回路を通じて、前記少なくとも１つのトランジスタに提供される請求項２３に記載の方法。
【請求項２５】
前記回路は、プリント回路基板に搭載されたＡＳＩＣ（特定用途向け集積回路）素子内の回路を備える請求項１７に記載の方法。
【請求項２６】
前記回路は、グラフィックス処理ユニットの少なくとも一部を含む請求項２５に記載の方法。
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DYNAMIC LEAKAGE CONTROL USING SELECTIVE BACK-BIASING
Field
Embodiments of the invention relate generally to electronic circuits, and more specifically to reducing leakage power in transistor circuits,
Background
Microprocessor circuits typically operate in two primary operating states, active mode and standby mode. In active mode the circuits are executing processes or tasks, and are usually running at the specified operating frequency of the circuit. During active mode, most of the transistor gates are switching and relatively high operating frequencies are required. During standby or sleep mode, processing tasks are usually idle and relatively few gates are switching, thus requiring lower operating frequencies. The power consumed in transistor circuits is a function of both switching power and leakage power, Even when a circuit is in standby mode, potentially significant amounts of power can be consumed due to power leakage in the transistors. Therefore, while the power of a circuit operating in active mode is a combination of dynamic (switching) power and leakage power, with dynamic power being the dominant factor, in standby mode where few gates are switching, power consumption is largely a function of leakage power.
As device designs scale down to finer geometries (e.g., from 90 nm to 65 nm or smaller), circuits can run at lower voltages for given operating frequencies, thus reducing dynamic power consumption. However, leakage power increases exponentially as device geometries decrease. This is due to the fact that operating characteristics of the transistors change as the dimensions change, especially with regard to the effect of the threshold voltage VTH, which is the voltage at which a transistor switches state. In general, the decreasing dimensions of the transistors causes a scaling of the threshold voltage VJH relative to the supply voltage, which leads to an increase in leakage power. Because leakage power is the dominant factor in power consumption during standby mode, as circuit dimensions scale downward, the effect of leakage power becomes much more significant for this mode of operation. This effect can be an important issue with mobile or battery-operated devices that have limited power supply capacity, and which may spend significant amounts of time in standby or sleep mode, such as mobile phones, Personal Digital Assistants (PDAs), notebook computers, and similar devices.
A simple method of reducing power consumption due to leakage power that is presently used is to reduce the operating voltage of the circuit itself, but this obviously reduces the performance of the circuit and reverses the trend toward ever-increasing processor and circuit operating speeds. Another known method of reducing standby power consumption is to shift the threshold voltage levels of the transistors. In general, increasing the threshold voltage will decrease the leakage power, and thus reduce standby power consumption. However, increasing the threshold voltage also decreases the switching speed of the transistor, thus decreasing circuit performance when the circuit operates in active mode. Present methods of reducing leakage power are thus generally disadvantageous and do not adequately account for the operating mode of the circuits in order to dynamically and flexibly alter the threshold voltage of the transistors in accordance with the operating mode and other relevant parameters of the circuit
Brief Description of the Drawings
Embodiments of the present invention are illustrated by way of example and not limitation in the figures of the accompanying drawings, in which like references indicate similar elements and in which:
Figure IA illustrates a MOS (metal-oxide semiconductor) transistor, which implements a back bias method for reducing leakage current, under an embodiment.
Figure IB illustrates the use of back bias techniques to reduce leakage current in the transistor of Figure IA, under an embodiment.
Figure 2A illustrates a schematic for a transistor circuit including body bias voltage supplies to dynamically change the threshold voltage of the circuit, under an embodiment.
Figure 2B illustrates a side-view of a fabricated transistor circuit for the schematic of Figure 2 A.
Figure 3 is a circuit diagram that illustrates a voltage control circuit for altering the threshold voltage of a transistor circuit based on the status circuit conditions, under an embodiment.
Figure 4 is a flowchart that illustrates a method of dynamically reducing leakage current based on the status of a screen display, under an embodiment.
Figure 5 is a circuit diagram that illustrates a voltage control circuit for controlling the drain voltage to a graphics processor based on the status of a screen display, under an embodiment,
Figure 6 is a flowchart that illustrates a method of triggering back biasing based on the status of a screen display, under an embodiment.
Figure 7 is a circuit diagram that illustrates a voltage control circuit for controlling the application of back bias voltage to a graphics processor based on the status of a screen display, under an embodiment.
Detailed Description
Embodiments of a dynamic leakage control circuit for use with graphics processor circuitry are described. The dynamic leakage control circuit selectively enables back biasing of the transistors comprising the graphics processor circuits during particular modes of operation. The back biasing levels are controlled by two separate power rails. A first power rail is coupled to an existing power supply and the second power rail is coupled to a separate adjustable voltage regulator. A separate voltage regulator may also be provided for the first power rail. A hardware-based state machine or software process is programmed to detect the occurrence of one or more modes of operation and adjust the voltage regulators for the first and second power rails to either enable or disable the back biasing state of the circuit, or alter the threshold voltage of the circuit within a specified voltage range.
In the following description, numerous specific details are introduced to provide a thorough understanding of, and enabling description for, embodiments of the dynamic leakage control circuit. One skilled in the relevant art, however, will recognize that these embodiments can be practiced without one or more of the specific details, or with other components, systems, etc. In other instances, well-known structures or operations are not shown, or are not described in detail, to avoid obscuring aspects of the disclosed embodiments.
In one embodiment, a back biasing scheme is used to increase the threshold voltage of one or more transistors in a circuit to cut off or reduce the leakage current through the transistor or transistors. In one embodiment, one or more power supply rails are provided through voltage regulators to enable or disable back-biasing of the transistors, or to provide some degree of back-biasing by shifting the effective threshold voltage of the transistor circuit along a specified voltage range.
Figure IA illustrates a MOS (metal-oxide semiconductor) transistor, which implements a back bias method for reducing leakage current, under an embodiment. Transistor 100 represents a generalized MOS transistor, which comprises a gate (G) 102, a source (S) 104 and a drain (D) 106 Transistor 100 could be any type of MOS transistor (i.e., N-type, P-type) operating in any mode (i.e., enhancement mode, depletion mode), or any equivalent or similar type of transistor device The gate-source voltage for transistor 100 is denoted VGS, and changing this voltage modulates the current that flows between the source 106 and drain 104 One of the dominant leakage mechanisms in a transistor, such as transistor 100 is the subthreshold (or channel) leakage, denoted Isubtiv Subthreshold leakage power is the power generated by the current flow, Isubth, between the source 106 and drain 104 when the gate voltage is below the threshold voltage.
Several techniques have been developed to reduce the leakage current in transistors, though most involve tradeoffs with regard to performance, cost, complexity, and so on One such technique is back biasing the transistors within a circuit to reduce the effective threshold voltage of the transistor. Back biasing (also referred to as "body biasing") refers to a technique in which the body terminal of a transistor is connected to a small negative voltage to effectively increase the body-source voltage. A difference between the source and body changes the threshold voltage, and is known as the body effect of the transistor. Figure IB illustrates the use of back bias techniques to reduce leakage current, under an embodiment Figure IB illustrates a plot of drain-source current versus the gate-source voltage for a transistor, such as transistor 100 of Figure IA. As shown by I- V (transfer) curve 122, the threshold voltage, VTH, represents the voltage at which the transistor turns on, or changes state. Line 120 represents the sub-threshold slope, which determines how effective the transistor can be turned off when VQS is decreased below VTH I- V curve 122 represents the transfer curve of the circuit when back biasing is disabled, and I-V curve 124 represents the transfer curve of the circuit when back-biasing is enabled. The difference 126 of the two curves 122 and 124 along the Isubth axis represents the reduction in leakage current for the circuit when back biasing is enabled. Thus, introducing back bias increases the threshold voltage (shifts the I-V curve to the right) and cuts off or decreases the leakage current, ISUbth- In one embodiment, a transistor -based circuit includes two separate power supply rails, denoted BBP (back bias positive) and BBN (back bias negative), to provide voltage levels to alter the threshold voltage. The positive back bias voltage supply rail BBP provides a positive voltage denoted VBP, and the negative back bias voltage supply rail BBN provides a negative voltage denoted VBN- These voltage levels are applied to the appropriate body terminals of the transistors to enable back biasing of the circuit.
Figure 2A illustrates a schematic for a transistor circuit including back bias voltage supplies to dynamically change the threshold voltage of the circuit, under an embodiment. Circuit 200 illustrates a CMOS inverter circuit comprising a P-Channel CMOS transistor 210 coupled to an N-Channel CMOS transistor 212. A drain voltage VDD is applied to a power rail 204 coupled to the drain of transistor 210 and a source voltage Vss is applied to a power rail 206 coupled to the source of transistor 212. The body terminal of transistor 210 is coupled to the positive back bias voltage VBP, which is applied through BBP power rail 202. As shown in circuit 200, the VBP level ranges between a standby level and an active level. The body terminal of transistor 212 is coupled to the negative back bias voltage VBN, which is applied through BBN power rail 203. The value of VBN also ranges between an active level and a standby level.
Figure 2B illustrates a side-view of a fabricated transistor circuit for the schematic of Figure 2A. The transistor circuit 250 comprises a P-substrate 226 into which is formed an N-isolation region 224. The P-type transistor 210 of Figure 2A is formed by the N-well region 220, which includes the P-doped drain D and source S regions and gate 221. The N-type transistor 212 of Figure 2 A is formed by the P-well region 222, which includes N doped drain D and source regions, and gate 223. The positive back bias voltage supply VBP is coupled to the N-well body region 220 of transistor 210, and the negative back bias voltage supply VBN is coupled to the P-well body region 222 of transistor 212.
As shown in Figures 2A and 2B, the back bias voltage levels VBP and VBN, are applied to the inverter circuit 200 to back bias the transistors 210 and 212, thereby raising the threshold voltage VJH, as shown in Figure IB, and reducing the leakage current through the transistors. As shown in Figure 2B, the inclusion of a back bias mechanism requires the addition of a separate bias voltage mesh, and a slight increase in transistor area and the addition of a deep n-well region 224 for isolation. However, the benefit provide by the reduction in leakage power without requiring significant decreases in operating frequency may outweigh the increased size and fabrication requirements for new generation devices that feature greatly reduced gate sizes.
As shown in Figures 2A and 2B, the voltages needed to back bias the transistors are provided by two separate power rails. In one embodiment, one or more adjustable voltage regulators are coupled to the power supply rails to regulate the voltages provided by the back bias voltage supply rails. This allows the threshold voltage to be altered along a voltage scale defined by the voltage range of the voltage regulator or regulators. In one embodiment, the voltage regulator circuitry is controlled by a programmable circuit or software process that controls the back bias voltage rails based on a number of parameters related to the relevant operating characteristics of the transistor circuit. The actual values for the positive and negative back bias voltage levels depend upon various factors related to actual circuit implementation and requirements, such as supply voltage level, operating frequency, circuit configuration, transistor types, and so on. In one example embodiment, the VBP levels can range from a minimum of 1.0V to a maximum of 2.0V, while the VBN, levels can range from a minimum of - 1.0V to a maximum of OV. Depending on transistor type and other factors, many other ranges are possible, such as 1.5V to 1.8V for VBP, and -0 5V to OV for VBN- In one embodiment, the transistor circuit, such as inverter 200 of Figure 2A, is part of an Application Specific Integrated Circuit (ASIC) that is used in or as part of a Graphics Processing Unit (GPU), or Visual Processing Unit (VPU), which is a dedicated graphics rendering device for a personal computer, workstation, or game console. A GPU typically implements a number of graphics primitive operations for generating 2D and 3D computer graphics, as well as executing other digital video-related processes For this embodiment, the parameters that dictate the control of the voltage regulator circuit for control of the back bias voltage levels are based on the power requirements related to generation of graphics images and execution of graphics processes. In active mode, a graphics processor is typically performing many memory-intensive and arithmetic/logic intensive tasks as it generates graphics elements and depicts motion, and executes 3D processes, etc. In this case, most of the gates of the GPU are actively switching and the maximum frequency of the GPU is utilized. During standby mode, the display screen may be static and relatively few gates are switching, and complex processes, such as 3D rendering are idle.
For this embodiment, the parameters that dictate the control of the voltage regulators include the performance level desired, operating frequency, supply voltage, types of circuits enabled, operating mode, and other similar factors. The performance level that is desired can range from high performance, which requires maximum clock frequency operation without regard for power consumption; medium performance, which requires a balance between performance and power consumption; and low performance, which requires minimum power consumption in exchange for performance, such as when the circuit is operating from battery power. The type of circuits that are back bias enabled can include any of the components of modules in the processor or ASIC For example, for a GPU, the circuits enabled can include 2D or 3D graphics pipes, on-board caches, and the like. This is also related to the operating mode, which could include 2D or 3D mode, high resolution/low resolution, grayscale/color, and so on.
In one embodiment, an on-chip state machine is configured to control the application of the back bias voltage levels to the transistor circuits based on one or more parameters and/or operating conditions of the circuit. Figure 3 is a circuit diagram that illustrates a voltage control circuit for altering the threshold voltage of a transistor circuit based on the status circuit conditions, under an embodiment. As shown in system 300, the transistor circuit 312 to be controlled is included on an ASIC 302. The back bias voltage supplies are provided off-chip and on the board 304. For the embodiment of Figure 3, the positive back bias voltage supply 305 is controlled by voltage regulator 306 to provide VBP, and the negative back bias voltage supply 307 is controlled by voltage regulator 308 to provide VBN- The VBP and VBN voltages are input to the ASIC through general purpose input/output (GPIO) ports 312 and 314 As shown in system 300, the ASIC includes an on-chip state machine that receives the VBP and VBN voltages from the GPIO ports The state machine 310 is configured to pass the VBP and VBN voltages to the transistors 312 in order to enable back biasing of the transistors to thereby reduce the leakage power of the transistors Because of certain inherent disadvantages to permanent back biasing of transistors, it is generally not desirable to permanently apply back bias voltages to the transistors 312. The state machine 310 is configured to enable back biasing under conditions in which the benefits of reducing leakage current outweigh the disadvantages of back biasing the transistors A common example of such a condition is when the ASIC 302 is in standby mode For the embodiment shown in Figure 3, a condition detector component 309 monitors the state of the conditions and provides this information to state machine 310. In the event of a detected condition, the state machine 310 will pass the back bias voltages to the transistors 312 to enable back biasing.
Although condition detector 309 is shown as a separate functional component, it could be incorporated as an integral part of state machine 310. Similarly, although the voltage regulators 306 and 308 are shown in system 300 to be off chip and on board 304, they could also be provided on ASIC 302 directly, depending upon circuit constraints and implementation details Likewise, state machine circuit 310 could be provided on board 304 instead of directly on the ASIC 302.
In one embodiment, the state machine 310 is embodied in a software process that controls the change of power state based on the parameters. The software process directly controls the voltage regulator or regulators that change the VBP and VBN voltage levels In an alternative embodiment, hardware circuitry is employed in place of a software process to change the power profile based on circuit or ASIC activity For this embodiment, the state machine 310 is embodied in one or more hardwired circuits or dedicated on-chip logic devices.
For the system of Figure 300, various conditions or indicators of activity are monitored by condition detector 309 to trigger a change in the back bias voltage levels through state machine 310 A condition for enabling back biasing of transistors 312 could be the entry of ASIC 302 into a standby mode, although other conditions are also possible. For entry into standby mode, various indicators of activity (or inactivity) could be used to trigger the enablement of the back bias voltages. These indicators include the display of a static screen display, lack of circuit busy signals, reduced FIFO buffer levels, generation of a sleep signal, reduced power supply draw, and any other appropriate indicators of switch from active mode to standby mode In this case, the condition detector 309 would detect such a condition and send an appropriate signal to the state machine 310, which would then pass the back bias voltages to the transistors 312 to enable back biasing. The use of conditions to trigger the back biasing of the transistors introduces an element of dynamic processing to the reduction of leakage current, and allows leakage control based on actual operating conditions or pre-programmed parameters.
As stated above, various indicators could be used to detect the presence of the ASIC entering standby mode In one embodiment, a primary indicator is the presence of a static screen display. Such a condition often indicates lack of activity on the part of the user, and many devices are configured to enter sleep mode after a certain period of time (time-out period) in order to conserve energy. A simple method of
dynamically reducing leakage power in the event of a circuit entering standby mode is to reduce the supply voltage (drain voltage) during the period in which the circuit is idle. Figure 4 is a flowchart that illustrates a method of dynamically reducing leakage current based on the status of a screen display, under an embodiment In block 402, the process detects whether a static screen condition is detected. Various indicators can be used to detect this condition, such as if the same screen display elements as a whole or for a significant portion of the entire screen display are static for a specified number of frames. Upon detection of a static screen condition, the process reduces the current clock operating frequency by a pre-determined factor, such as by one-half or one-quarter of the frequency, block 404. The clock frequency can be reduced by any appropriate process, such as a glitch-free post PLL (phase-locked loop) divide process, or the like. In block 406, the process triggers the GPIO interface (or other I/O interface) to reduce the VDD voltage (supply voltage) level. The reduction of the drain voltage effectively reduces leakage current through the transistors, thus reducing the leakage power of the ASIC during standby mode. The amount of voltage reduction should be selected so that sufficient power overhead is available to ensure the transistors can still function in standby mode.
In one embodiment, the transistors are kept in the reduced supply voltage condition until a change in from standby mode to active mode of the ASIC is detected. Thus, as shown in block 408, the process determines whether the chip has entered active mode. If so, the transistors are taken back to their original supply voltage levels so that they can operate at their maximum possible clock speeds. As shown in block 410, the GPIO interface is triggered to raise the VDD voltage level so as to restore the operating voltage to its normal level. The clock frequency is then increased to its normal or maximum operating frequency, block 412, to enable the ASIC to function optimally in active mode.
As shown in block 402 of Figure 4, the process first detects a static screen. In one embodiment the circuit is configured to detect a busy or idle signal that may also be used by the display processor for clock gating. A hysteresis delay is used for entering and exiting the static screen mode to reduce the chance that the circuit will drop in and out during performance critical times, and eliminates the ramp up time required for the voltage regulator to switch back to full performance mode during these periods.
Figure 5 is a circuit diagram that illustrates a voltage control circuit for controlling the drain voltage to a graphics processor based on the status of a screen display, under an embodiment. The circuit 500 of Figure 5 can be used to implement one or more aspects of the process illustrated in Figure 4 As shown in system 500, ASIC 502 is mounted on board 504, and contains a static screen detection component 512, which is coupled to a core clock generator 514. The core clock generator controls the frequency of the ASIC clock signals and allows the reduction or increase in the clock frequencies illustrated in blocks 404 and 412 of Figure 4. The static screen detect circuit 512 provides a signal to switch circuit 511 on board 504 through GPIO port 510 The detection signal is passed to the Vsense input of voltage regulator 506. In response to this signal, the voltage regulator provides the appropriate VDD voltage level back to the ASIC 502 through GPIO port 508. The drain voltage level is thus controlled by the condition detected by the static screen detect component 512, and the voltage regulator triggers the GPIO interface 508 to raise or lower this voltage, as shown in blocks 406 and 410 of Figure 4. The minimum value of VDD is selected such that the transistors can operate in standby mode, yet is low enough to provide a substantial enough reduction in leakage current during this standby mode.
Figure 4 illustrates a method in which the level of the drain voltage VDD, is used to reduce the leakage current during standby or sleep mode of the ASIC.
Alternatively, block 406 can be replaced by a step that incorporates the application of the back bias voltage levels from the BBP and BBN voltage rails to the body terminals of the transistors to reduce the leakage current by effectively decreasing the threshold voltages of the transistors.
Figure 6 is a flowchart that illustrates a method of triggering back biasing based on the status of a screen display, under an embodiment. In block 602, the process detects whether a static screen condition is detected. As stated above with respect to Figure 4, various indicators can be used to detect this condition, such as if the same screen display elements as a whole or for a significant portion of the entire screen display are static for a specified number of frames. Upon detection of a static screen condition, the process reduces the current clock operating frequency by a pie-determined factor, such as by one-half or one-quarter of the frequency, block 604. In block 606, the process triggers the GPIO interface (or other I/O interface) to enable back biasing of the transistors In one embodiment, this is accomplished by applying to the body terminals of the transistors either or both of a positive or negative back bias voltage that are provided by back bias voltage rails, e.g., BBP and BBN The application of back bias voltages effectively reduces the threshold voltage of the transistors, thus eliminating or reducing the leakage current through the transistors.
In one embodiment, the transistors are kept in back bias mode until a change in from standby mode to active mode of the ASIC is detected. Thus, as shown in block 608, the process determines whether the chip has entered active mode. If so, the transistors are taken out of the back bias condition so that they can operate at their maximum possible clock speeds. As shown in block 610, the GPIO interface is triggered to disable the back bias condition of the transistors so as to restore the threshold voltage to its normal level The clock frequency is then increased to its normal or maximum operating frequency, block 612, to enable the ASIC to function optimally in active mode.
Figure 7 is a circuit diagram that illustrates a voltage control circuit for controlling the application of back bias voltage to a graphics processor based on the status of a screen display, under an embodiment. The circuit 700 of Figure 5 can be used to implement one or more aspects of the process illustrated in Figure 6. As shown in system 700, ASIC 702 is mounted on board 704, and contains a static screen detection component 712, which is coupled to a core clock generator 714. The core clock generator controls the frequency of the ASIC clock signals and allows the reduction or increase in the clock frequencies illustrated in blocks 604 and 612 of Figure 6 The static screen detect circuit 712 provides a signal to switch circuit 711 on board 704 through GPIO port 710. The detection signal is passed to the Vsense input of voltage regulator 706. In response to this signal, the voltage regulator 706 provides the appropriate back bias voltage VBN level back to the ASIC 702 through GPIO port 708. The static screen detect component 712 also provides a signal to a bias generator component 714. This component 714 provides a back bias generator signal through GPIO port 709 to port 708 for enabling or disabling the back bias voltage VBN provided to port 708 from voltage regulator 706. The back bias voltage is thus generated by the voltage regulator and controlled by the condition detected by the static screen detect component 512 as passed through bias generator 714.
Figure 7 shows an embodiment in which the back bias voltage comprises a negative voltage provided by the BBN power rail Alternatively, a positive back bias voltage VBP could also be provided through the BBP power rail. For this
embodiment, separate bias generator and voltage regulator components could be provided to generate and control the application of VBP to the ASIC, or bias generator 714 and voltage regulator 706 could be configured to handle both VBP and VBN
In one embodiment, the back bias voltage VBP and/or VBN are fixed at a certain maximum value and enabled or disabled through a binary signal generated by bias generator 714 This results in the effective shift of the threshold voltage 120 from a first value to a second value. In an alternative embodiment, the voltage regulator can be configured to provide a range of voltages for VBP and/or VBN, along a number of discrete intermediate voltage values, or a continuum between the maximum and minimum ranges for the positive and negative back bias values. This allows the threshold voltage 120 to be shifted to a number of intermediate voltages between the first and second values, and thus allows the leakage current to be reduced to a certain level. The voltage regulator can be programmed to provide the appropriate back bias voltage levels based on one or more parameters based on the operating conditions and requirements of the ASIC.
Embodiments of the invention include a method of controlling leakage current in a circuit, comprising: responsive to a change in a device from a first state to a second state, reducing an operating frequency provided by a system clock to the circuit from a first frequency to a second frequency; and providing a back bias voltage to the circuit to effectively reduce a threshold voltage of the circuit along a voltage range between a first threshold voltage value to a second voltage value in response to the change in the device.
In an embodiment, the first state comprises an active state of the circuit and the second state comprises a standby state of the circuit.
In an embodiment, the standby state is detected by the presence of one or more indicators.
In an embodiment, one of the one or more indicators comprises detecting a static screen display.
An embodiment further comprises detecting the persistence of an image displayed on a display device coupled to the circuit for a specified number of clock cycles of the system clock.
In an embodiment, the one or more indicators are selected from the group consisting essentially of one or more returned busy signals, sleep mode flag activation, reduction in power draw, and reduced buffer activity.
In an embodiment, the back bias voltage comprises a negative voltage applied to a body terminal of at least one transistor of the circuit.
In an embodiment, the back bias voltage is provided to the at least one transistor through a first voltage regulator circuit coupled to a negative back bias voltage supply rail, the first voltage regulator controlled by a bias generator circuit in response to the detected change of state.
In an embodiment, the back bias voltage further comprises a positive voltage applied to the body terminal of the at least one transistor of the circuit.
In an embodiment, the back bias voltage is provided to the at least one transistor through a second voltage regulator circuit coupled to a positive back bias voltage supply rail, the second voltage regulator controlled by the bias generator circuit in response to the detected change of state.
In an embodiment, the second voltage regulator circuit is configured to switch the back bias voltage along a voltage range from a third value to a fourth value
Embodiments further include a circuit comprising: a condition detector, detecting a change of state of the circuit from a first state to a second state; a state machine coupled to the condition generator, generating a control signal in response to the change of state; a voltage regulator coupled to the state machine, reducing an operating frequency from a first frequency to a second frequency; and a bias generator coupled to the voltage regulator, providing a back bias voltage to the circuit to effectively reduce a threshold voltage of the circuit along a voltage range between a first threshold voltage value to a second voltage value in response to the control signal
In an embodiment, the first state comprises an active state of the circuit and the second state comprises a standby state of the circuit, and the standby state is detected by the presence of one or more indicators.
In an embodiment, the circuit comprises at least one transistor, and further wherein the back bias voltage is selected from the group consisting of. a negative voltage applied to a body terminal of the at least one transistor of the circuit, and a positive voltage applied to the body terminal of the at least one transistor of the circuit
In an embodiment, the circuit comprises a circuit within an application specific integrated circuit device mounted on a printed-circuit board
In an embodiment, the circuit comprises at least a portion of a graphics processing unit.
Embodiment further include a method of controlling leakage current in a circuit, comprising: responsive to a change in the circuit from a first state to a second state, reducing an operating frequency provided by a system clock to the circuit from a first frequency to a second frequency; and reducing a supply voltage to the circuit to effectively reduce a leakage current flowing through the circuit, along a range from a first supply voltage value to a second supply voltage value in response to the change in the circuit.
In an embodiment, the first state comprises an active state of the circuit and the second state comprises a standby state of the circuit.
In an embodiment, the standby state is detected by the presence of one or more indicators.
In an embodiment, one of the one or more indicators comprises detecting a static screen display An embodiment further comprises detecting the persistence of an image displayed on a display device coupled to the circuit for a specified number of clock cycles of the system clock.
In an embodiment, the one or more indicators are selected from the group consisting essentially of one or more returned busy signals, sleep mode flag activation, reduction in power draw, and reduced buffer activity.
In an embodiment, the first supply voltage value comprises a maximum supply voltage provided to a drain terminal of at least one transistor of the circuit.
In an embodiment, the first supply voltage value is provided to the at least one transistor through a voltage regulator circuit controlled by a condition detection circuit in response to the detected change of state.
In an embodiment, the circuit comprises a circuit within an application specific integrated circuit device mounted on a printed-circuit board.
In an embodiment, the circuit comprises at least a portion of a graphics processing unit.
Although embodiments have been described in relation to specific types of circuits, such as graphic processing units, it should be noted that the described methods and systems can be used in any type of transistor-based logic circuit, such as microprocessors, co-processors, arithmetic logic units, and the like. Aspects of the dynamic leakage control system described herein may be implemented as
functionality programmed into any of a variety of circuitry, including programmable logic devices ("PLDs"), such as field programmable gate arrays ("FPGAs"), programmable array logic ("PAL") devices, electrically programmable logic and memory devices and standard cell-based devices, as well as application specific integrated circuits Some other possibilities for implementing aspects include:
microcontrollers with memory (such as EEPROM), embedded microprocessors, firmware, software, etc. Furthermore, aspects of the dynamic leakage control system may be embodied in microprocessors having software-based circuit emulation, discrete logic (sequential and combinatorial), custom devices, fuzzy (neural) logic, quantum devices, and hybrids of any of the above device types. The underlying device technologies may be provided in a variety of component types, e g., metal-oxide semiconductor field-effect transistor ("MOSFET") technologies like complementary metal-oxide semiconductor ("CMOS"), bipolar technologies like emitter-coupled logic ("ECL"), polymer technologies (e.g., silicon-conjugated polymer and metal-conjugated polymer-metal structures), mixed analog and digital, and so on.
It should also be noted that the various functions disclosed herein may be described using any number of combinations of hardware, firmware, and/or as data and/or instructions embodied in various machine-readable or computer-readable media, in terms of their behavioral, register transfer, logic component, and/or other characteristics. Computer-readable media in which such formatted data and/or instructions may be embodied include, but are not limited to, non-volatile storage media in various forms (e.g , optical, magnetic or semiconductor storage media) and carrier waves that may be used to transfer such formatted data and/or instructions through wireless, optical, or wired signaling media or any combination thereof.
Examples of transfers of such formatted data and/or instructions by carrier waves include, but are not limited to, transfers (uploads, downloads, e-mail, etc.) over the Internet and/or other computer networks via one or more data transfer protocols (e.g., HTTP, FTP, SMTP, and so on)
Unless the context clearly requires otherwise, throughout the description and the claims, the words "comprise," "comprising," and the like are to be construed in an inclusive sense as opposed to an exclusive or exhaustive sense, that is to say, in a sense of "including, but not limited to." Words using the singular or plural number also include the plural or singular number respectively Additionally, the words "herein," "hereunder," "above," "below," and words of similar import refer to this application as a whole and not to any particular portions of this application. When the word "or" is used in reference to a list of two or more items, that word covers all of the following interpretations of the word: any of the items in the list, all of the items in the list and any combination of the items in the list.
The above description of illustrated embodiments of the dynamic leakage control system is not intended to be exhaustive or to limit the embodiments to the precise form or instructions disclosed. While specific embodiments of, and examples for, processes in graphic processing units or ASICs are described herein for illustrative purposes, various equivalent modifications are possible within the scope of the disclosed methods and structures, as those skilled in the relevant art will recognize.
The elements and acts of the various embodiments described above can be combined to provide further embodiments. These and other changes can be made to the dynamic leakage control system in light of the above detailed description.
In general, in the following claims, the terms used should not be construed to limit the disclosed method to the specific embodiments disclosed in the specification and the claims, but should be construed to include all operations or processes that operate under the claims. Accordingly, the disclosed structures and methods are not limited by the disclosure, but instead the scope of the recited method is to be determined entirely by the claims.
While certain aspects of the disclosed embodiments are presented below in certain claim forms, the inventors contemplate the various aspects of the
methodology in any number of claim forms. For example, while only one aspect may be recited as embodied in machine-readable medium, other aspects may likewise be embodied in machine-readable medium. Accordingly, the inventors reserve the right to add additional claims after filing the application to pursue such additional claim forms for other aspects.
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What is claimed is:
1. A method of controlling leakage current in a circuit, comprising:
responsive to a change in a device from a first state to a second state, reducing an operating frequency provided by a system clock to the circuit from a first frequency to a second frequency; and
providing a back bias voltage to the circuit to effectively reduce a threshold voltage of the circuit along a voltage range between a first threshold voltage value to a second voltage value in response to the change in the device.
2. The method of claim 1, wherein the first state comprises an active state of the circuit and the second state comprises a standby state of the circuit.
3. The method of claim 2, wherein the standby state is detected by the presence of one or more indicators.
4. The method of claim 3, wherein one of the one or more indicators comprises detecting a static screen display.
5. The method of claim 4, further comprising detecting the persistence of an image displayed on a display device coupled to the circuit for a specified number of clock cycles of the system clock.
6. The method of claim 4 wherein the one or more indicators are selected from the group consisting essentially of: one or more returned busy signals, sleep mode flag activation, reduction in power draw, and reduced buffer activity.
7. The method of claim 2, wherein the back bias voltage comprises a negative voltage applied to a body terminal of at least one transistor of the circuit.
8. The method of claim 7, wherein the back bias voltage is provided to the at least one transistor through a first voltage regulator circuit coupled to a negative back bias voltage supply rail, the first voltage regulator controlled by a bias generator circuit in response to the detected change of state.
9. The method of claim 7, wherein the back bias voltage further comprises a positive voltage applied to the body terminal of the at least one transistor of the circuit,
10. The method of claim 9, wherein the back bias voltage is provided to the at least one transistor through a second voltage regulator circuit coupled to a positive back bias voltage supply rail, the second voltage regulator controlled by the bias generator circuit in response to the detected change of state.
11. The method of claim 10, wherein the second voltage regulator circuit is configured to switch the back bias voltage along a voltage range from a third value to a fourth value.
12. A circuit comprising:
a condition detector, detecting a change of state of the circuit from a first state to a second state;
a state machine coupled to the condition generator, generating a control signal in response to the change of state;
a voltage regulator coupled to the state machine, reducing an operating frequency from a first frequency to a second frequency; and
a bias generator coupled to the voltage regulator, providing a back bias voltage to the circuit to effectively reduce a threshold voltage of the circuit along a voltage range between a first threshold voltage value to a second voltage value in response to the control signal.
13. The circuit of claim 12 wherein the first state comprises an active state of the circuit and the second state comprises a standby state of the circuit, and the standby state is detected by the presence of one or more indicators.
14 The circuit of claim 11, wherein the circuit comprises at least one transistor, and further wherein the back bias voltage is selected from the group consisting of: a negative voltage applied to a body terminal of the at least one transistor of the circuit, and a positive voltage applied to the body terminal of the at least one transistor of the circuit
15. The circuit of claim 14, wherein the circuit comprises a circuit within an application specific integrated circuit device mounted on a printed-circuit board.
16. The circuit of claim 15, wherein the circuit comprises at least a portion of a graphics processing unit.
17 A method of controlling leakage current in a circuit, comprising:
responsive to a change in the circuit from a first state to a second state, reducing an operating frequency provided by a system clock to the circuit from a first frequency to a second frequency; and
reducing a supply voltage to the circuit to effectively reduce a leakage current flowing through the circuit, along a range from a first supply voltage value to a second supply voltage value in response to the change in the circuit
18. The method of claim 17, wherein the first state comprises an active state of the circuit and the second state comprises a standby state of the circuit
19. The method of claim 18, wherein the standby state is detected by the presence of one or more indicators
20. The method of claim 19, wherein one of the one or more indicators comprises detecting a static screen display.
21 The method of claim 20, further comprising detecting the persistence of an image displayed on a display device coupled to the circuit for a specified number of clock cycles of the system clock.
22. The method of claim 20 wherein the one or more indicators are selected from the group consisting essentially of one or more returned busy signals, sleep mode flag activation, reduction in power draw, and reduced buffer activity.
23. The method of claim 2, wherein the first supply voltage value comprises a maximum supply voltage provided to a drain terminal of at least one transistor of the circuit.
24. The method of claim 23, wherein the first supply voltage value is provided to the at least one transistor through a voltage regulator circuit controlled by a condition detection circuit in response to the detected change of state.
25 The method of claim 17, wherein the circuit comprises a circuit within an application specific integrated circuit device mounted on a printed-circuit board.
26 The method of claim 25, wherein the circuit comprises at least a portion of a graphics processing unit.
【特表2010-519612】
ＷＯ２００８／１０１０３６
より引用
【技術分野】
【０００１】
本発明は一般に電子回路に関し、より具体的にはトランジスタ回路におけるリーク電力を低減する技術に関する。
【背景技術】
【０００２】
マイクロプロセッサ回路は、典型的には、２つの主要な動作状態、すなわちアクティブモードとスタンバイ（待機）モードで動作する。アクティブモードでは、回路は、プロセスまたはタスクを実行しており、通常、その回路の仕様に定められた動作周波数で実行されている。アクティブモードの間は、ほとんどのトランジスタゲートがスイッチングを行っており、比較的高い動作周波数が必要とされる。スタンバイモードまたはスリープモードの間は、処理タスクは、通常アイドル（待機）状態で、比較的少数のゲートしかスイッチングを行っておらず、このため、より低い動作周波数が要求される。トランジスタ回路で消費される電力は、スイッチング電力とリーク電力の双方の関数である。回路がスタンバイモードにあっても、トランジスタにおける電力リークにより潜在的にかなりの量の電力が消費されることがある。それ故、アクティブモードで動作している回路の電力は、動的（スイッチング）電力とリーク電力の組み合わせであり、動的電力が支配的ファクタであるのに対し、ほとんどのゲートがスイッチングを行っていないスタンバイモードでは、電力消費量は、主としてリーク電力の関数である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
デバイスデザインがより微細な構造にスケールダウン（例えば９０ｎｍ乃至６５ｎｍ、あるいはそれ未満）するにつれ、回路は、所与の動作周波数に対してより低い電圧で、従って、低減した動的電力消費量で、動作することが可能となる。しかしながら、デバイス構造が微細化するにつれてリーク電力は指数関数的に増大する。これはトランジスタの寸法が変わるにしたがって、トランジスタの動作特性が、特にトランジスタの状態が切り替わる電圧である閾値電圧ＶＴＨの効果に関して、変化するという事実に起因する。一般に、トランジスタの寸法が減少すると、供給電圧に関して閾値電圧ＶＴＨのスケーリング（すなわち拡大または縮小）が起こり、その結果、リーク電力の増大がもたらされる。スタンバイモードの間は、リーク電力が電力消費の支配的要因であるので、回路の寸法がスケールダウンするにつれ、リーク電力の影響はこの動作モードにとってずっとより重大になる。この影響は、電源容量が限られており、スタンバイモードまたはスリープモードでかなり長い時間を費やす可能性のある、例えば携帯電話機、ＰＤＡ（Personal Digital Assistants）、ノート型コンピュータその他の類似デバイスといった、携帯型またはバッテリ駆動のデバイスにとって重要な問題となり得る。
【０００４】
現在使用されている、リーク電力に起因する電力消費量を低減するシンプルな方法は、回路自体の動作電圧を下げるものであるが、しかしこれは明らかに回路の性能を低下させ、プロセッサおよび回路の動作速度が絶え間なく増大し続けるというトレンドに逆行する。スタンバイ電力の消費量を低減する別の既知の方法は、トランジスタの閾値電圧レベルをシフトするというものである。一般に、閾値電圧を増大させると、リーク電力は低下し、その結果、スタンバイ電力の消費が減少する。しかしながら、閾値電圧を増大させると、トランジスタのスイッチング速度も低下し、結果として、回路がアクティブモードで動作するときの回路性能が低下する。従ってリーク電力を低減する現行の方法は、一般的には不利であり、回路の動作モードと他の関連パラメータに応じてトランジスタの閾値電圧を動的かつフレキシブルに変更するような形にはなっておらず、回路の動作モードを十分に活かしきれていない。
【０００５】
以下、本発明の実施形態を、添付図面を参照しながら詳細に説明する。これらの実施形態は例示的なものであり、限定的なものではない。なお添付図面には、類似の構成要素には類似の符号が付されてある。
【図面の簡単な説明】
【０００６】
【図１Ａ】本発明の実施の一形態による、リーク電流を低減するためのバックバイアス方法を実行するＭＯＳ（metal-oxide semiconductor）トランジスタを示す図。
【図１Ｂ】本発明の実施の一形態による、図１Ａのトランジスタにおけるリーク電流を低減するためにバックバイアス技術を使用した結果のグラフを示す図。
【図２Ａ】本発明の実施の一形態による、回路閾値電圧を動的に変更するための基板バイアス電圧源を含むトランジスタ回路の回路図。
【図２Ｂ】図２Ａの回路図の製造後のトランジスタ回路の側面図。
【図３】本発明の実施の一形態による、ステータス回路状態に基づいてトランジスタ回路の閾値電圧を変更するための電圧制御回路の回路図。
【図４】本発明の実施の一形態による、画面表示の状況に基づいてリーク電流を動的に低減する方法を示すフローチャート。
【図５】本発明の実施の一形態による、画面表示の状況に基づいてグラフィックスプロセッサへのドレイン電圧を制御するための電圧制御回路を示す回路図。
【図６】本発明の実施の一形態による、画面表示の状況に基づいてバックバイアスをトリガーする方法を示すフローチャート。
【図７】本発明の実施の一形態による、画面表示の状況に基づいてグラフィックスプロセッサへのバックバイアス電圧の印加を制御するための電圧制御回路を示す回路図。
【発明を実施するための形態】
【０００７】
グラフィックスプロセッサ回路に使用される動的リーク制御回路の実施形態について説明する。本動的リーク制御回路は、グラフィックスプロセッサ回路を構成するトランジスタのバックバイアス（back biasing）を、特定の動作モードの間に選択的に有効（イネーブル）にする。バックバイアスレベルは、２つの別々の電力レール（power rail）によって制御される。第１の電力レールは既存電源に結合され、第２の電力レールは別個の調整可能電圧レギュレータに結合される。第１の電力レールにも別個の電圧レギュレータが提供される場合がある。ハードウェアベースの状態機械またはソフトウェアプロセスは、１以上の動作モードの発生を検出し、第１および第２の電力レールの電圧レギュレータを調整して、回路のバックバイアス状態を有効もしくは無効（ディスイネーブル）にするか、または回路の閾値電圧を特定の電圧範囲内で変更をするようにプログラムされる。
【０００８】
以下の説明では、本発明の動的リーク制御回路の実施形態を深く理解するとともに、説明を効果的なものにするために、多数の具体的な細部にまで言及される。しかしながら、当業者であれば、これらの実施形態は、そうした具体的な細部の１以上がなくとも、あるいは他のコンポーネント、システム等々が付け加わっても実施可能であることは理解されよう。他の事例では、開示された実施形態の特徴を曖昧にすることを避ける意味で、周知の構造または動作は示されず、あるいは詳述されない。
【０００９】
実施の一形態において、バックバイアススキームが使用され、それにより回路内の１以上のトランジスタの閾値電圧を増大させて、単数または複数のトランジスタを流れるリーク電流を、阻止または低減する。実施の一形態において、１以上の電源レールが電圧レギュレータを通して提供され、それにより、トランジスタのバックバイアスを有効もしくは無効にするか、あるいはトランジスタ回路の実効閾値電圧を特定の電圧範囲に沿ってシフトすることによって、ある度合いのバックバイアスを提供する。
【００１０】
図１Ａに、本発明の実施の一形態による、リーク電力を低減するためのバックバイアス方法を実行するＭＯＳ（金属酸化膜半導体：metal-oxide semiconductor）トランジスタを示す。トランジスタ１００は、一般化されたＭＯＳトランジスタを表したもので、ゲート（Ｇ）１０２、ソース（Ｓ）１０４およびドレイン（Ｄ）１０６を備える。トランジスタ１００は、任意のモード（すなわち、エンハンスメントモード、デプレッションモード等）で動作する任意のタイプ（すなわち、Ｎ型、Ｐ型等）のＭＯＳトランジスタまたは任意の均等型もしくは類似型トランジスタデバイスとすることができる。トランジスタ１００のゲート−ソース間電圧はＶＧＳで表され、この電圧を変化させることでソース１０６とドレイン１０４間の電流が調節される。例えば、トランジスタ１００といったトランジスタにおける支配的なリーク（leakage）のメカニズムの１つは、Ｉｓｕｂｔｈで示されるサブスレショルド（subthreshold）（またはチャネル）リーク電流である。サブスレショルドリーク電力（閾値以下リーク電力）とは、ゲート電圧が閾値電圧未満のときに、ソース１０６とドレイン１０４間の電流Ｉｓｕｂｔｈによって生じる電力のことである。
【００１１】
トランジスタにおけるリーク電流を低減するためのいくつかの技術が開発されてきたが、そのほとんどはパフォーマンス（性能）、コスト、複雑度などに関するトレードオフを含む。斯かる技術の１つは、回路内のトランジスタにバックバイアスをかけてトランジスタの実効閾値電圧を低減することである。バックバイアス（“基板バイアス（body biasing）”とも呼ばれる）とは、トランジスタの基板端子を小さい負電圧に接続して基板−ソース間電圧を事実上に増大させる技術を指す。ソースと基板間の電圧差は、閾値電圧を変え、トランジスタの基板効果（body effect）として知られている。図１Ｂに、実施の一形態おける、バックバイアス技術を使用することによる、リーク電流の低減について説明する。図１Ｂは、例えば図１Ａのトランジスタ１００といったトランジスタに対してドレイン−ソース電流対ゲート−ソース電圧のプロットを示したものである。Ｉ−Ｖ（伝達）曲線１２２が示す様に、閾値電圧ＶＴＨはトランジスタがオンに切り替わる、または状態を変える電圧を表す。ライン１２０は閾値以下勾配（sub-threshold slope）を表し、これは、ＶＧＳがＶＴＨ未満に低下したときに、いかに有効にトランジスタがオフにすることができるかを決定する。Ｉ−Ｖ曲線１２２は、バックバイアスが無効になっているときの回路の伝達曲線を表し、Ｉ−Ｖ曲線１２４は、バックバイアスが有効になっているときの回路の伝達曲線を表す。Ｉｓｕｂｔｈ軸に沿った２本の曲線１２２と１２４の差１２６は、バックバイアスが有効になっているときの回路のリーク電流の減少量を表している。従って、バックバイアスを導入することで閾値電圧が増大し（Ｉ−Ｖ曲線が右にシフトし）、リーク電流Ｉｓｕｂｔｈが排除または低減される。
【００１２】
実施の一形態において、トランジスタベース回路は、ＢＢＰ（正バックバイアス：back bias positive）とＢＢＮ（負バックバイアス：back bias negative）で表される２つの別々の電源レール（power supply rail）または電圧源レールを含む。正バックバイアス電圧源レールＢＢＰはＶＢＰで示される電圧を提供し、負バックバイアス電圧源レールＢＢＮはＶＢＮで示される負電圧ＶＢＮを提供する。これらの電圧レベルは、回路のバックバイアスを有効にするために、トランジスタの適切な基板端子に印加される。
【００１３】
図２Ａに、本発明の実施の一形態による、回路の閾値電圧を動的に変えるためのバックバイアス電圧源を含む、トランジスタ回路の回路図を示す。回路２００は、ＮチャネルＣＭＯＳトランジスタ２１２に結合されたＰチャネルＣＭＯＳトランジスタ２１０を備えるＣＭＯＳインバータ回路を示している。ドレイン電圧ＶＤＤは、トランジスタ２１０のドレインに結合された電力レール２０４に、印加され、ソース電圧ＶＳＳは、トランジスタ２１２のソースに結合された電力レール２０６に、印加される。トランジスタ２１０の基板端子（body terminal）は、正バックバイアス電圧ＶＢＰに結合され、この電圧はＢＢＰ電力レール２０２を通じて印加される。回路２００に示す様に、ＶＢＰレベルはスタンバイレベルとアクティブレベルとの間の範囲内にある。トランジスタ２１２の基板端子は負バックバイアス電圧ＶＢＮに結合され、その電圧はＢＢＮ電力レール２０３を通じて印加される。ＶＢＮの値もアクティブレベルとスタンバイレベルとの間の範囲内にある。
【００１４】
図２Ｂに、図２Ａの製造後のトランジスタ回路の側面図を示す。トランジスタ回路２５０は、Ｎ分離領域２２４が内部に形成されたＰ基板２２６を含む。図２ＡのＰ型トランジスタ２１０は、Ｎウェル領域２２０によって形成され、この領域は、Ｐ型にドープされたドレイン領域Ｄおよびソース領域Ｓとゲート２２１を含む。図２ＡのＮ型トランジスタ２１２はＰウェル領域２２２によって形成され、この領域はＮ型にドープされたドレイン領域Ｄおよびソース領域とゲート２２３を含む。正バックバイアス電圧源ＶＢＰはトランジスタ２１０のＮウェル基板領域２２０に結合され、負バックバイアス電圧源ＶＢＮはトランジスタ２１２のＰウェル基板領域２２２に結合される。
【００１５】
図２Ａと図２Ｂが示す様に、バックバイアス電圧レベルＶＢＰとＶＢＮは、トランジスタ２１０と２１２にバックバイアスをかけるためにインバータ回路２００に印加され、これにより図１Ｂが示す様に閾値電圧ＶＴＨが上昇し、トランジスタを流れるリーク電流が減少する。図２Ｂが示す様に、バックバイアスメカニズムを導入するには、別個のバイアス電圧メッシュを付加したり、トランジスタエリアをわずかに拡大させたり、分離用の深いＮウェル領域２２４を付加する必要がある。しかしながら、動作周波数を大きく低下させる必要なくリーク電力を低減できるというメリットは、サイズ増加や、ゲートサイズを大きく減らすことを特徴とする新世代デバイスの製造要求よりも、勝ることがある。
【００１６】
図２Ａと図２Ｂに示す様に、トランジスタにバックバイアスをかけるために必要な電圧は、２つの別々の電力レールによって提供される。実施の一形態によれば、１以上の調整可能電圧レギュレータが、電源レールに結合されてバックバイアス電圧源レールによって提供される電圧を調節する。これにより、閾値電圧を、単数または複数の電圧レギュレータの電圧範囲で決まる電圧スケールに沿って変更することが可能となる。実施の一形態において、電圧レギュレータ回路は、プログラマブル回路またはソフトウェアプロセスによって制御される。そのプログラマブル回路またはソフトウェアプロセスは、バックバイアス電圧レールを、トランジスタ回路の適切な動作特性に関するいくつかのパラメータに基づいて制御する。正および負のバックバイアス電圧レベルの実際の値は、実際の回路実装および要件に関係する様々な要因、例えば供給電圧レベル、動作周波数、回路構成、トランジスタタイプなどに依存する。１つの例示的な実施形態として、ＶＢＰレベルは最小１．０Ｖ乃至最大２．０Ｖの範囲の値を採ることがあるのに対して、ＶＢＮレベルは最小−１．０Ｖ乃至最大０Ｖの範囲の値をとることができる。トランジスタタイプ、その他の要因に応じて、例えばＶＢＰに対しては１．５Ｖ乃至１．８Ｖ、ＶＢＮに対しては−０．５Ｖ乃至０Ｖなど、多くの他の範囲とすることが可能である。
【００１７】
実施の一形態において、図２Ａのインバータ２００といったトランジスタ回路は、パーソナルコンピュータ、ワークステーション、またはゲームコンソール（ゲーム機）の専用グラフィックスレンダリングデバイスであるＧＰＵ（グラフィックス処理ユニット：Graphics Processing Unit）またはＶＰＵ（ビジュアル処理ユニット：Visual Processing Unit）で使用される、またはその一部として使用される、ＡＳＩＣ（特定用途向け集積回路：Application Specific Integrated Circuit）の一部である。ＧＰＵは、一般的には２Ｄ（２次元）または３Ｄ（３次元）のコンピュータグラフィックスを生成するのみならず、他のデジタルビデオ関連処理を実行するための、多数のグラフィックス基本演算を実行する。本実施形態では、バックバイアス電圧レベルを制御するための電圧レギュレータ回路の制御を指示するパラメータは、グラフィックス画像の生成とグラフィックス処理の実行に関する電力要件に基づく。アクティブモードでは、グラフィックスプロセッサは、典型的には、図形要素（graphics element）を生成し、動き（motion）を描写し、そして３Ｄ処理を実行するなどを行い、その間、多くのメモリ集約的および算術／論理集約的タスクを実行している。この場合には、ＧＰＵのほとんどのゲートは、アクティブにスイッチングを行っており、ＧＰＵの最大周波数が利用される。スタンバイモードの間は、表示画面は静的な場合があり、比較的少数のゲートしかスイッチングを行っておらず、例えば３Ｄレンダリングなどの複雑なプロセスはアイドル状態にある。
【００１８】
本実施形態に関して、電圧レギュレータの制御を指示するパラメータは、所望のパフォーマンスレベル、動作周波数、供給電圧、有効にされる回路のタイプ、動作モード、および他の類似要因を含む。所望されるパフォーマンスレベルは、電力消費に関係なく最高クロック周波数動作を必要とする高パフォーマンス、性能と電力消費の間のバランスを必要とする中パフォーマンス、回路がバッテリ電力で動作しているときなど、性能と引き替えに最小電力消費を必要とする低パフォーマンスにわたる範囲をとることができる。バックバイアスが有効となる回路のタイプには、プロセッサまたはＡＳＩＣ内のモジュールの任意のコンポーネントが含まれる。例えばＧＰＵに関しては、有効となる回路には、２Ｄまたは３Ｄグラフィックスパイプ（graphics pipe）、オンボードキャッシュなどが含まれる。これは２Ｄまたは３Ｄモード、高解像度／低解像度、グレイスケール／カラーなどが含まれることがある動作モードにも関係する。
【００１９】
実施の一形態において、オンチップ（on-chip）状態機械は、回路の１以上のパラメータおよび／または動作状態に基づいて、トランジスタ回路へのバックバイアス電圧レベルの印加を制御するように構成される。図３には、実施の一形態による、ステータス回路状態に基づいてトランジスタ回路の閾値電圧を変更する、電圧制御回路の回路図を示す。システム３００に示す様に、制御対象のトランジスタ回路３１２は、ＡＳＩＣ３０２上に含まれる。バックバイアス電圧源は、オフチップであって、かつ回路基板３０４上に、提供される。図３の実施形態では、正バックバイアス電圧源３０５は、ＶＢＰを与えるべく電圧レギュレータ３０６によって制御され、負バックバイアス電圧源３０７は、ＶＢＮを与えるべく電圧レギュレータ３０８によって制御される。ＶＢＰとＶＢＮ電圧は、ＧＰＩＯ（汎用入出力：general purpose input/output）ポート３１２および３１４を通してＡＳＩＣに入力される。システム３００に示す様に、ＡＳＩＣは、ＧＰＩＯポートからＶＢＰとＶＢＮ電圧を受け取るオンチップ状態機械を含む。状態機械３１０は、トランジスタ３１２のバックバイアスを有効にし、それによりトランジスタのリーク電力を低減するために、トランジスタ３１２にＶＢＰとＶＢＮ電圧を渡すように構成される。トランジスタに恒久的にバックバイアスをかけ続けることは本来不利なため、一般にはバックバイアスをトランジスタ３１２に恒久的に印加することは望ましくない。状態機械３１０は、リーク電流を低減するメリットがトランジスタにバックバイアスをかけるデメリットを上回るという条件のもとで、バックバイアスを有効にするように構成される。斯かる条件の一般的な例は、ＡＳＩＣ３０２がスタンバイモードにあるときである。図３に示した実施形態では、状態検出（condition detector）コンポーネント３０９は、こうした条件の状態を監視し、この情報を状態機械３１０に提供する。条件が検出された場合には、状態機械３１０は、バックバイアス電圧をトランジスタ３１２に渡して、バックバイアスを有効にする。
【００２０】
状態検出器３０９は、別個の機能コンポーネントとして示されているが、状態機械３１０の一体部分として組み込まれることもできる。同様に、電圧レギュレータ３０６と３０８は、システム３００ではオフチップかつ回路基板３０４上にあるものとして示されているが、それらは回路制約と実施詳細に応じてＡＳＩＣ３０２上に直接設けられることもできる。同様に、状態機械回路３１０は、ＡＳＩＣ３０２上に直接設ける代わりに、回路基板３０４上に提供されることもできる。
【００２１】
実施の一形態において、状態機械３１０は、パラメータに基づいて電力状態の変更を制御するソフトウェアプロセスに具現化される。このソフトウェアプロセスは、ＶＢＰとＶＢＮ電圧レベルを変える単数または複数の電圧レギュレータを直接制御する。代替的な実施形態では、回路またはＡＳＩＣの活動に基づいて電力プロファイルを変更するために、ソフトウェアプロセスの代わりにハードウェア回路が採用される。斯かる実施形態では、状態機械３１０は、１以上の配線回路または専用のオンチップ論理素子に具現化される。
【００２２】
図３のシステム３００では、状態機械３１０を通じてバックバイアス電圧レベルの変化をトリガーする、あるいは、引き起こすために、活動の様々な状態（condition）または指標（indicator）が、状態検出器３０９によって監視される。トランジスタ３１２のバックバイアスを有効にするための条件は、ＡＳＩＣ３０２のスタンバイモードへの移行であることができるが、他の条件も可能である。スタンバイモードへの移行に関しては、バックバイアス電圧が使用可能な状態をトリガーするために活動（また非活動）状態を示す様々な指標が使用できる。これらの指標には、静止画面表示、回路ビジー信号の欠如、ＦＩＦＯバッファレベルの低下、スリープ信号の発生、電力引き込み量の減少、およびアクティブモードからスタンバイモードへの切替を示す他の適切な指標が含まれる。この場合、状態検出器３０９は斯かる状態を検出し、適切な信号を状態機械３１０へ送信する。次いで状態機械３１０は、バックバイアス電圧をトランジスタ３１２に渡してバックバイアスを有効にする。トランジスタのバックバイアスをトリガーするための条件を使用することで、リーク電流を低減するための動的処理要素が導入され、実際の動作状態または事前にプログラムされたパラメータに基づくリーク制御が可能となる。
【００２３】
既に述べたように、ＡＳＩＣがスタンバイモードに移行したことを検出するために様々な指標を使用することができる。実施の一形態において、主要な指標は、静止画面表示の存在である。斯かる状態は、しばしば、ユーザ側の活動の欠如を示すものであり、多くのデバイスは、エネルギーの節約のために一定期間（タイムアウト時間）経過後にスリープモードへ移行するように構成される。回路がスタンバイモードへ移行した場合に、リーク電力を動的に低減する単純な方法は、回路がアイドル状態にある期間中の供給電圧（ドレイン電圧）を低下させることである。図４は、実施の一形態による、画面表示の状況（ステータス）に基づいて、リーク電流を動的に低減する方法を示すフローチャートである。ブロック４０２では、プロセスは静止画面状態が検出されるかどうかを検出する。この状態を検出するために、例えば、全体として、または全体の画面表示のかなりの部分として、同じ画面表示要素が、指定数のフレームにわたって静的であるかどうかなどの、様々な指標が使用できる。静止画面状態が検出されると、ブロック４０４においてプロセスは現在のクロック動作周波数を所定倍、例えば周波数の１／２倍または１／４倍だけ下げる。クロック周波数は、例えばグリッチ（不具合）のないポストＰＬＬ分割処理（glitch-free post PLL(phase-locked loop) divide process）などの任意の適切なプロセスによって、下げることができる。ブロック４０６において、プロセスは、ＧＰＩＯインタフェース（または他のＩ／Ｏインタフェース）にトリガーを送り、ＶＤＤ電圧（供給電圧）レベルを下げる。ドレイン電圧を下げることで、トランジスタを流れるリーク電流は有効に低減され、その結果、スタンバイモードの間のＡＳＩＣのリーク電力が低減される。電圧降下量は、トランジスタがスタンバイモードにおいてなお機能するのを確実にするように、十分な電力オーバヘッドが利用可能となるように選択されるべきである。
【００２４】
実施の一形態において、ＡＳＩＣのスタンバイモードからアクティブモードへの変更が検出されるまで、トランジスタは供給電圧が低減された状態に保持される。従って、ブロック４０８に示す様に、プロセスは、チップがアクティブモードに移行したかどうかを判定する。アクティブモードに移行した場合には、トランジスタは、それらの可能な最大クロック速度で動作できるように、当初の供給電圧レベルに戻される。ブロック４１０に示すように、ＧＰＩＯインタフェースは、動作電圧を通常レベルに戻すために、ＶＤＤ電圧レベルを上げるようトリガーされる。ＡＳＩＣがアクティブモードで最適に機能することができるように、ブロック４１２において、クロック周波数は、その通常または最大動作周波数まで上げられる。
【００２５】
図４のブロック４０２に示す様に、プロセスは最初に静止画面を検出する。実施の一形態において、回路は、表示プロセッサによってクロックゲーティング（clock gating）にも使用されることがある、ビジー信号またはアイドル信号を、検出するように構成される。ヒステリシス遅延（hysteresis delay）が、静止画面モードへの移行と離脱に利用され、それにより、回路が、パフォーマンスクリティカルな期間にドロップイン・ドロップアウトする機会を減らし、電圧レギュレータが、これらの期間中にフルパフォーマンスモードへ切り替わって戻るのに必要とされるランプアップ時間（ramp up time）が取り除かれる。
【００２６】
図５に、実施の一形態として、画面表示の状況（ステータス）に基づいて、グラフィックスプロセッサへのドレイン電圧を制御するための電圧制御回路の回路図を示す。図５の回路５００は、図４に示したプロセスの１以上の特徴を実現するために使用することができる。システム５００に示す様に、ＡＳＩＣ５０２は回路基板５０４上に搭載され、コアクロック発生器５１４に結合された静止画面検出コンポーネント５１２を含む。コアクロック発生器は、ＡＳＩＣクロック信号の周波数を制御し、図４のブロック４０４とブロック４１２におけるクロック周波数の増減を可能にする。静止画面検出回路５１２は、ＧＰＩＯポート５１０を通じて回路基板５０４上のスイッチ回路５１１に信号を提供する。検出信号は、電圧レギュレータ５０６のＶｓｅｎｓｅ入力に渡される。この信号に応答して、電圧レギュレータは、ＧＰＩＯポート５０８を通じて、ＡＳＩＣ５０２に返すべき適切なＶＤＤ電圧レベルを提供する。ドレイン電圧レベルは、こうして静止画面検出コンポーネント５１２によって検出された状態によって制御され、電圧レギュレータは、図４のブロック４０６とブロック４１０に示したように、ＧＰＩＯインタフェース５０８にトリガーをかけて、この電圧を増減する。ＶＤＤの最小値は、トランジスタがスタンバイモードで動作することができるように選択され、しかも、このスタンバイモードの間にリーク電流の十分大きな減少を実現するのに十分なほど低い。
【００２７】
図４は、ドレイン電圧ＶＤＤのレベルがＡＳＩＣのスタンバイモードまたはスリープモードの間に、リーク電流を低減するために使用される方法を示している。代わりに、ブロック４０６は、ＢＢＰおよびＢＢＮ電圧レールからのバックバイアス電圧レベルをトランジスタの基板端子に印加して、トランジスタの閾値電圧を事実上下げることによって、リーク電流を低減するステップに置き換えることができる。
【００２８】
図６に、実施の一形態による、画面表示の状況（ステータス）に基づいてバックバイアスをトリガーする方法のフローチャートを示す。ブロック６０２において、プロセスは、静止画面状態が検出されたかどうかを検出する。図４に関連して既に述べたように、この状態を検出するために、例えば、全体として、または全体の画面表示のかなりの部分として、同じ画面表示要素が、指定数のフレームにわたって静的であるかどうかなどの、様々な指標を使用することができる。静止画面状態が検出されると、ブロック６０４において、プロセスは、現在のクロック動作周波数を所定倍、例えば周波数の１／２倍または１／４倍だけ下げる。ブロック６０６において、プロセスは、ＧＰＩＯインタフェース（または他のＩ／Ｏインタフェース）にトリガーをかけ、トランジスタのバックバイアスを有効にする。実施の一形態において、これはトランジスタの基板端子に、例えばＢＢＰおよびＢＢＮといったバックバイアス電圧レールによって提供される正または負のバックバイアス電圧を、一方だけまたは両方とも印加することによって、達成される。バックバイアス電圧を印加することで、トランジスタの閾値電圧が事実上低下し、その結果、トランジスタを通してのリーク電流を除去、あるいは、低減する。
【００２９】
実施の一形態において、ＡＳＩＣがスタンバイモードからアクティブモードへ変更したことが検出されるまで、トランジスタはバックバイアスモードに保持される。従って、ブロック６０８に示す様に、プロセスは、チップがアクティブモードに移行したかどうかを判定する。アクティブモードへ移行した場合には、トランジスタは、それらの可能な最大クロック速度で動作できるように、バックバイアス状態を解除、すなわち、無効にされる。ブロック６１０に示すように、ＧＰＩＯインタフェースは、閾値電圧を通常レベルまで戻すために、トランジスタのバックバイアス状態を無効にするようトリガーされる。ブロック６１２において、ＡＳＩＣがアクティブモードで最適に機能できるように、クロック周波数は、その通常、または、最大動作周波数まで増大される。
【００３０】
図７は、実施の一形態による、画面表示の状況に基づいてグラフィックスプロセッサへのバックバイアス電圧の印加を制御するための、電圧制御回路を示す回路図である。図５の回路７００は、図６に示したプロセスの１以上の特徴を実現するために使用することができる。システム７００に示されるように、ＡＳＩＣ７０２は、回路基板７０４上に搭載されており、コアクロック発生器７１４に結合された静止画面検出コンポーネント７１２を含む。コアクロック発生器は、ＡＳＩＣクロック信号の周波数を制御し、図６のブロック６０４とブロック６１２に示されるクロック周波数の増減を可能にする。静止画面検出回路７１２は、ＧＰＩＯポート７１０を通じて回路基板７０４上のスイッチ回路７１１に、信号を提供する。検出信号は、電圧レギュレータ７０６のＶｓｅｎｓｅ入力に渡される。この信号に応答して、電圧レギュレータ７０６は、ＧＰＩＯポート７０８を通じて、ＡＳＩＣ７０２に戻すべき、適切なバックバイアス電圧ＶＢＮレベルを提供する。静止画面検出器７１２は、バイアス発生コンポーネント７１４にも信号を提供する。このコンポーネント７１４は、電圧レギュレータ７０６からポート７０８に提供されたバックバイアス電圧ＶＢＮを有効または無効にするために、ＧＰＩＯポート７０９を経由してＧＰＩＯポート７０８に、バックバイアス発生信号を提供する。バックバイアス電圧は、こうして電圧レギュレータによって生成され、静止画面検出コンポーネント５１２によって検出される状態（コンディション）によって、バイアス発生器７１４を通して渡されるように制御される。
【００３１】
図７は、バックバイアス電圧が、ＢＢＮ電力レールによって提供される負電圧を備えた実施形態を示している。代わりに、正バックバイアス電圧ＶＢＰもＢＢＰ電力レールを通じて提供され得る。斯かる実施形態では、ＡＳＩＣへのＶＢＰの印加を発生及び制御するために、別のバイアス発生器と電圧レギュレータコンポーネントが提供され得る、あるいは、バイアス発生器７１４と電圧レギュレータ７０６は、ＶＢＰとＶＢＮの両方を扱うように構成され得る。
【００３２】
実施の一形態において、バックバイアス電圧ＶＢＰおよび／またはＶＢＮは、ある最大値に固定され、バイアス発生器７１４によって生成されるバイナリ信号を通じて有効または無効にされる。この結果、閾値電圧１２０は、第１の値から第２の値へ有効にシフトする。代わりの実施形態では、電圧レギュレータは、いくつかの離散的な中間電圧値に沿ったＶＢＰおよび／またはＶＢＮの電圧範囲、または正および負のバックバイアス値の最大と最小の範囲の間を結ぶ連続値を提供するように構成されることがある。これにより、閾値電圧１２０は、第１の値と第２の値の間のいくつかの中間電圧にシフトされることが可能となり、この結果、リーク電流は、ある特定のレベルまで低減することが可能である。電圧レギュレータは、ＡＳＩＣの動作状態と動作要件に基づく１以上のパラメータに基づいて、適切なバックバイアス電圧レベルを提供するように、プログラムすることができる。
【００３３】
本発明の実施形態は、回路内のリーク電流を制御する方法を含み、第１の状態から第２の状態へのデバイスの状態変化に応答して、システムクロックによって回路に提供される動作周波数を第１の周波数から第２の周波数へ低減するステップと、デバイスの変化に対応して、回路に提供するバックバイアス電圧を提供し、回路の閾値電圧を、第１の閾値電圧値から第２の閾値電圧値の間の電圧範囲に沿って有効に低減するステップとを有する。
【００３４】
実施の一形態によれば、第１の状態は回路のアクティブ状態を備え、第２の状態は回路のスタンバイ状態を備える。
【００３５】
実施の一形態によれば、スタンバイ状態は１以上の指標の存在によって検出される。
【００３６】
実施の一形態によれば、１以上の指標の１つは、静止画面表示を検出することを備える。
【００３７】
本方法は、実施の一形態によれば、回路に結合された表示装置に表示された画像が、システムクロックの指定数のクロックサイクルの間、消えずに残っていることを検出するステップを更に含む。
【００３８】
実施の一形態によれば、１以上の指標は、基本的に、１以上の返されたビジー信号、スリープモードフラグの有効化、電力引き込み量の減少、およびバッファ活動の低下、から成るグループから選択される。
【００３９】
実施の一形態によれば、バックバイアス電圧は、回路の少なくとも１つのトランジスタの基板端子に印加される負電圧を含む。
【００４０】
実施の一形態によれば、バックバイアス電圧は、負バックバイアス電圧源レールに結合された第１の電圧レギュレータ回路を通じて、少なくとも１つのトランジスタに提供される。また、第１の電圧レギュレータは、検出された状態変化に対応して、バイアス発生回路によって制御される。
【００４１】
実施の一形態によれば、バックバイアス電圧は、回路の少なくとも１つのトランジスタの基板端子に印加される正電圧を更に含む。
【００４２】
実施の一形態によれば、バックバイアス電圧は、正バックバイアス電圧源レールに結合された第２の電圧レギュレータ回路を通じて、少なくとも１つのトランジスタに提供される。また、第２の電圧レギュレータは、検出された状態変化に対応して、バイアス発生回路によって制御される。
【００４３】
実施の一形態によれば、第２の電圧レギュレータ回路は、バックバイアス電圧を、第３の値から第４の値までの電圧範囲に沿って切り替えるように構成される。
【００４４】
本発明の実施形態は、第１の状態から第２の状態への回路の状態変化を検出する状態検出器と、状態検出器に結合されて、その状態変化に対応して制御信号を発生する状態機械と、状態機械に結合されて、動作周波数を第１の周波数から第２の周波数へ低減する電圧レギュレータと、電圧レギュレータに結合されて、制御信号に対応して、バックバイアス電圧を回路に提供して、回路の閾値電圧を、第１の閾値電圧値と第２の閾値電圧値の間の電圧範囲に沿って有効に低減するバイアス発生器と、を備える。
【００４５】
実施の一形態によれば、第１の状態は、回路のアクティブ状態を含み、第２の状態は回路のスタンバイ状態を含む。また、スタンバイ状態は、１以上の指標の存在によって検出される。
【００４６】
実施の一形態によれば、回路は少なくとも１つのトランジスタを含む。更に、バックバイアス電圧は、回路の少なくとも１つのトランジスタの基板端子に印加される負電圧と、回路の少なくとも１つのトランジスタの基板端子に印加される正電圧と、から成るグループから選択される。
【００４７】
実施の一形態によれば、前記回路は、プリント回路基板に搭載されたＡＳＩＣ素子内に、回路を備える。
【００４８】
実施の一形態によれば、前記回路は、グラフィックス処理ユニットの少なくとも一部を備える。
【００４９】
本発明の実施形態は、回路内のリーク電流を制御する更なる方法を含み、第１の状態から第２の状態への回路の状態変化に応答して、システムクロックによって回路に提供される動作周波数を、第１の周波数から第２の周波数へ低減するステップと、回路の状態変化に対応して、回路への供給電圧を、第１の供給電圧値から第２の供給電圧値までの間の電圧範囲に沿って低減し、回路を通して流れるリーク電流を有効に低減するステップと、を有する。
【００５０】
実施の一形態によれば、第１の状態は回路のアクティブ状態を含み、第２の状態は回路のスタンバイ状態を含む。
【００５１】
実施の一形態によれば、スタンバイ状態は、１以上の指標の存在によって検出される。
【００５２】
実施の一形態によれば、１以上の指標の１つは、静止画面表示を検出するステップを含む。
【００５３】
本方法は、実施の一形態によれば、回路に結合された表示装置に表示された画像が、システムクロックの指定数のクロックサイクルにわたって消えずに残っていることを検出するステップを更に含む。
【００５４】
実施の一形態によれば、基本的に、１以上の指標は、１以上の戻ってきたビジー信号、スリープモードフラグの有効化、電力引き込み量の減少、およびバッファ活動の低下、から成るグループから選択される。
【００５５】
実施の一形態によれば、第１の供給電圧値は、回路の少なくとも１つのトランジスタのドレイン端子に提供される、最大供給電圧を含む。
【００５６】
実施の一形態によれば、第１の供給電圧値は、検出された状態変化に対応して、状態検出回路によって制御される電圧レギュレータ回路を通じて、少なくとも１つのトランジスタに提供される。
【００５７】
実施の一形態によれば、前記回路は、プリント回路基板に搭載されたＡＳＩＣ素子内の回路を含む。
【００５８】
実施の一形態によれば、前記回路はグラフィックス処理ユニットの少なくとも一部を含む。
【００５９】
グラフィックス処理ユニットなど、特定のタイプの回路に関連にして実施形態を説明してきたが、記述した方法およびシステムは、例えばマイクロプロセッサ、コプロセッサ、算術論理演算ユニットなど、任意のタイプのトランジスタベースの論理回路で使用できることに留意されたい。ここで述べた動的リーク制御システムの実施形態は、ＡＳＩＣは言うに及ばず、ＰＬＤ（programmable logic devices）、例えばＦＰＧＡ（field programmable gate arrays）、ＰＡＬ（programmable array logic）デバイス、電気的にプログラム可能なロジック・メモリデバイスおよびスタンダードセルベースデバイスを含む、任意の様々な回路にプログラムされた機能として実現することができる。動的リーク制御システムの実施形態を実現する他の可能性としては、メモリ（例えばＥＥＰＲＯＭ）を備えたマイクロコントローラ、組込マイクロプロセッサ、ファームウェア、ソフトウェアなどがある。さらに、本発明の動的リーク制御システムの実施形態は、ソフトウェアベースの回路エミュレーションを有するマイクロプロセッサ、ディスクリート（個別）ロジック（逐次および組み合わせ）、カスタムデバイス、ファジー（ニューラル）ロジック、量子デバイス、およびこれらのデバイスタイプが任意に混在したものに具現化することができる。基礎を成すデバイス技術は、例えばＣＭＯＳ（相補型金属酸化膜半導体：complementary metal-oxide semiconductor）のようなＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ：metal-oxide semiconductor field-effect transistor）技術、ＥＬＣ（エミッタ結合型論理：emitter-coupled logic）のようなバイポーラ技術、ポリマ技術（例えばシリコン共役ポリマおよび金属共役ポリマ−金属構造など）、アナログ・デジタル混在技術など、様々なコンポーネントタイプで提供することができる。
【００６０】
ここに開示された様々な機能は、ハードウェア、ファームウェア、並びに／またはさまざまな機械可読媒体もしくはコンピュータ可読媒体に具現化されたデータおよび／もしくは命令の任意数の組み合わせを使用して、それらの挙動、レジスタ転送、論理コンポーネント、および／または他の特性の観点から記述することができることにも留意すべきである。斯かるフォーマットされたデータおよび／または命令がその中に具現化できるコンピュータ可読媒体は、限定はされないが、様々な形の不揮発性記憶媒体（例えば光学、磁気または半導体記憶媒体）と、斯かるフォーマットされたデータおよび／または命令を無線、光または有線信号伝達媒体またはそれらの任意の組み合わせで転送するために使用することができる搬送波などがある。斯かるフォーマット化データおよび／または命令を搬送波で転送する例としては、限定はされないが、１以上のデータ転送プロトコル（例えばＨＴＴＰ、ＦＴＰ、ＳＭＴＰなど）に基づくインタネットおよび／または他のコンピュータネットワーク上の転送（アップロード、ダウンロード、電子メールなど）がある。
【００６１】
文脈上格別の断りがない限り、本明細書と特許請求の範囲の全体を通して、“備える、含む”とその活用“備えている、含んでいる”などという表現は排他的または網羅的な意味ではなく包含的な意味、言うなれば“・・・を含むが・・・に限定はされない”という意味に解されるべきである。単数または複数の数字を用いた表現は、それぞれ複数または単数を含む。加えて、“ここでの”、“以下の”、“先述の”、“後述の”などといった表現および似たような趣旨の表現は、本願のどれか特定の部分を指すものではなく、本願全体を指すものである。“または”という表現は２以上のアイテムのリストを参照するために用いられ、その表現は、リストの中の任意のアイテム、リストの中の全てのアイテムおよびリストの中のアイテムの任意の組み合わせといった、この表現の解釈の全てをカバーする。
【００６２】
動的リーク制御システムのここに開示された実施形態の上記の説明は包括的または開示された正確な形態もしくは仕様に実施形態を限定するものでないことが意図されている。グラフィックス処理ユニットまたはＡＳＩＣにおける処理の具体的な実施形態と実施例は、ここでは説明目的で述べられてきたが、当業者が認識するように、開示された方法および構造の範囲内で様々な均等な変形が可能である。
【００６３】
上述した様々な実施形態の構成要素と作用を組み合わせて、更なる実施形態を提供することが可能である。上記詳細な説明を考慮すれば、上記動的リーク制御システムにこれらおよび他の変更を施すことが可能である。
【００６４】
一般に、本願特許請求の範囲の請求項では、使用される用語は、開示された方法を本願明細書と本願特許請求の範囲に開示された特定の実施形態に限定するものと解すべきでなく、請求項に従って機能する全ての操作または処理を含むものと解すべきである。従って、開示された構造と方法は、本開示によって限定はされないが、その代わり、上述した方法の範囲は、本願特許請求の範囲の請求項によって全体的に規定される。
【００６５】
本発明をいくつかの側面から見て開示された実施形態は、本願特許請求の範囲の請求項という形で提示されるが、ここで、発明者／出願人は、方法論の様々な側面を任意の番号の請求項の中で意図している。例えば、１つのみの側面が機械可読媒体に具現化された形で提示されることがあるが、他の側面も同じように機械可読媒体に具現化することが許される。従って、発明者／出願人は、他の側面に対して追加の請求項を求めるべく、本願出願後に斯かる追加の請求項を追加する権利を留保する。
【符号の説明】
【００６６】
２００、２５０ ＣＭＯＳインバータ回路
２０２ ＢＢＰ電力レール
２０３ ＢＢＮ電力レール
２０４ ドレインの電力レール
２０６ ソースの電力レール
２１０ Ｐ型トランジスタ
２１２ Ｎ型トランジスタ
２２０ Ｎウェル
２２２ Ｐウェル
２２４ Ｎ分離領域
２２６ Ｐ基板
３００ バックバイアス電圧制御回路
３０２、５０２、７０２ ＡＳＩＣ
３０４、５０４、７０４ 回路基板
３０５ 正バックバイアス電圧源
３０６、３０８ 電圧レギュレータ
３０７ 負バックバイアス電圧源
３０９ 状態検出器
３１０ 状態機械
３１２、３１４、７０９、７１０ ＧＰＩＯポート
５００ ドレイン電圧制御回路
５０６、７０６ 電圧レギュレータ
５０８、５１０ ＧＰＩＯポート
５１１、７１１ スイッチ回路
５１２、７１２ 静止画面検出器
５１４、７１４ コアクロック発生器
７００ バックバイアス電圧制御回路
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【特許請求の範囲】
【請求項１】
回路内のリーク電流を制御する方法であって、
第１の状態から第２の状態へのデバイスの状態変化に応答して、システムクロックによって前記回路に提供される動作周波数を、第１の周波数から第２の周波数へ低減するステップと、
前記デバイスの状態変化に対応して、前記回路にバックバイアス電圧を提供して、前記回路の閾値電圧を、第１の閾値電圧値から第２の閾値電圧値までの間の電圧範囲に沿って有効に低減するステップと、
を有する方法。
【請求項２】
前記第１の状態は前記回路のアクティブ状態を含み、前記第２の状態は前記回路のスタンバイ状態を含む、請求項１に記載の方法。
【請求項３】
前記スタンバイ状態は、１以上の指標の存在によって検出される請求項２に記載の方法。
【請求項４】
前記１以上の指標の１つは、静止画面表示を検出することを含む請求項３に記載の方法。
【請求項５】
前記回路に結合した表示装置に表示された画像が、システムクロックの指定数のクロックサイクルにわたって消えずに残っていることを検出するステップを更に含む請求項４に記載の方法。
【請求項６】
前記１以上の指標は、基本的に、１以上の戻ってきたビジー信号、スリープモードフラグの有効化、電力引き込み量の減少、およびバッファ活動の低下、から成るグループから選択される請求項４に記載の方法。
【請求項７】
前記バックバイアス電圧は、前記回路の少なくとも１つのトランジスタの基板端子に印加される負電圧を含む請求項２に記載の方法。
【請求項８】
前記バックバイアス電圧は、負バックバイアス電圧源レールに結合された第１の電圧レギュレータ回路を通じて前記少なくとも１つのトランジスタに提供され、前記第１の電圧レギュレータは、検出された状態変化に対応してバイアス発生回路によって制御される、請求項７に記載の方法。
【請求項９】
前記バックバイアス電圧は、前記回路の少なくとも１つのトランジスタの基板端子に印加される正電圧を更に含む請求項７に記載の方法。
【請求項１０】
前記バックバイアス電圧は、正バックバイアス電圧源レールに結合された第２の電圧レギュレータ回路を通じて前記少なくとも１つのトランジスタに提供され、前記第２の電圧レギュレータは検出された状態変化に対応して前記バイアス発生回路によって制御される、請求項９に記載の方法。
【請求項１１】
前記第２の電圧レギュレータ回路は、前記バックバイアス電圧を第３の値から第４の値までの電圧範囲に沿って切り替えるように構成される請求項１０に記載の方法。
【請求項１２】
回路の、第１の状態から第２の状態への状態変化を検出する状態検出器と、
前記状態検出器に結合されており、前記状態変化に対応して制御信号を発生する状態機械と、
前記状態機械に結合されており、動作周波数を第１の周波数から第２の周波数へ低減する電圧レギュレータと、
前記電圧レギュレータに結合されており、前記制御信号に呼応して、前記回路にバックバイアス電圧を提供して、前記回路の閾値電圧を、第１の閾値電圧値から第２の閾値電圧値までの間の電圧範囲に沿って有効に低減するバイアス発生器と、
を備えた回路。
【請求項１３】
前記第１の状態は前記回路のアクティブ状態を含み、前記第２の状態は前記回路のスタンバイ状態を含み、さらに前記スタンバイ状態は１以上の指標の存在によって検出される、請求項１２に記載の回路。
【請求項１４】
前記回路は少なくとも１つのトランジスタを含み、さらに前記バックバイアス電圧は、前記回路の少なくとも１つのトランジスタの基板端子に印加される負電圧と、前記回路の少なくとも１つのトランジスタの基板端子に印加される正電圧とから成るグループから選択される、請求項１１に記載の回路。
【請求項１５】
前記回路は、プリント回路基板に搭載されたＡＳＩＣ（特定用途向け集積回路）素子内の回路を備える請求項１４に記載の回路。
【請求項１６】
前記回路は、グラフィックス処理ユニットの少なくとも一部を備える請求項１５に記載の回路。
【請求項１７】
回路内のリーク電流を制御する方法であって、
前記回路の、第１の状態から第２の状態への状態変化に応答して、システムクロックによって前記回路に提供される動作周波数を、第１の周波数から第２の周波数へ低減するステップと、
前記回路の状態変化に対応して、前記回路への供給電圧を、第１の供給電圧値から第２の供給電圧値までの電圧範囲に沿って低減し、前記回路を流れるリーク電流を有効に低減するステップと、
を有する方法。
【請求項１８】
前記第１の状態は前記回路のアクティブ状態を含み、前記第２の状態は前記回路のスタンバイ状態を含む、請求項１７に記載の方法。
【請求項１９】
前記スタンバイ状態は、１以上の指標の存在によって検出される請求項１８に記載の方法。
【請求項２０】
前記１以上の指標の１つは、静止画面表示を検出することを含む請求項１９に記載の方法。
【請求項２１】
前記回路に結合された表示装置に表示された画像が、システムクロックの指定数のクロックサイクルにわたって消えずに残っていることを検出するステップを更に含むことを特徴とする請求項２０に記載の方法。
【請求項２２】
前記１以上の指標は、基本的に、１以上の戻ってきたビジー信号、スリープモードフラグの有効化、電力引き込み量の減少、およびバッファ活動の低下、から成るグループから選択される請求項２０に記載の方法。
【請求項２３】
前記第１の供給電圧値は、前記回路の少なくとも１つのトランジスタのドレイン端子に提供される最大供給電圧を含む請求項２に記載の方法。
【請求項２４】
前記第１の供給電圧値は、検出された状態変化に対応して、状態検出回路によって制御される電圧レギュレータ回路を通じて、前記少なくとも１つのトランジスタに提供される請求項２３に記載の方法。
【請求項２５】
前記回路は、プリント回路基板に搭載されたＡＳＩＣ（特定用途向け集積回路）素子内の回路を備える請求項１７に記載の方法。
【請求項２６】
前記回路は、グラフィックス処理ユニットの少なくとも一部を含む請求項２５に記載の方法。
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DYNAMIC LEAKAGE CONTROL USING SELECTIVE BACK-BIASING
Field
Embodiments of the invention relate generally to electronic circuits, and more specifically to reducing leakage power in transistor circuits,
Background
Microprocessor circuits typically operate in two primary operating states, active mode and standby mode. In active mode the circuits are executing processes or tasks, and are usually running at the specified operating frequency of the circuit. During active mode, most of the transistor gates are switching and relatively high operating frequencies are required. During standby or sleep mode, processing tasks are usually idle and relatively few gates are switching, thus requiring lower operating frequencies. The power consumed in transistor circuits is a function of both switching power and leakage power, Even when a circuit is in standby mode, potentially significant amounts of power can be consumed due to power leakage in the transistors. Therefore, while the power of a circuit operating in active mode is a combination of dynamic (switching) power and leakage power, with dynamic power being the dominant factor, in standby mode where few gates are switching, power consumption is largely a function of leakage power.
As device designs scale down to finer geometries (e.g., from 90 nm to 65 nm or smaller), circuits can run at lower voltages for given operating frequencies, thus reducing dynamic power consumption. However, leakage power increases exponentially as device geometries decrease. This is due to the fact that operating characteristics of the transistors change as the dimensions change, especially with regard to the effect of the threshold voltage VTH, which is the voltage at which a transistor switches state. In general, the decreasing dimensions of the transistors causes a scaling of the threshold voltage VJH relative to the supply voltage, which leads to an increase in leakage power. Because leakage power is the dominant factor in power consumption during standby mode, as circuit dimensions scale downward, the effect of leakage power becomes much more significant for this mode of operation. This effect can be an important issue with mobile or battery-operated devices that have limited power supply capacity, and which may spend significant amounts of time in standby or sleep mode, such as mobile phones, Personal Digital Assistants (PDAs), notebook computers, and similar devices.
A simple method of reducing power consumption due to leakage power that is presently used is to reduce the operating voltage of the circuit itself, but this obviously reduces the performance of the circuit and reverses the trend toward ever-increasing processor and circuit operating speeds. Another known method of reducing standby power consumption is to shift the threshold voltage levels of the transistors. In general, increasing the threshold voltage will decrease the leakage power, and thus reduce standby power consumption. However, increasing the threshold voltage also decreases the switching speed of the transistor, thus decreasing circuit performance when the circuit operates in active mode. Present methods of reducing leakage power are thus generally disadvantageous and do not adequately account for the operating mode of the circuits in order to dynamically and flexibly alter the threshold voltage of the transistors in accordance with the operating mode and other relevant parameters of the circuit
Brief Description of the Drawings
Embodiments of the present invention are illustrated by way of example and not limitation in the figures of the accompanying drawings, in which like references indicate similar elements and in which:
Figure IA illustrates a MOS (metal-oxide semiconductor) transistor, which implements a back bias method for reducing leakage current, under an embodiment.
Figure IB illustrates the use of back bias techniques to reduce leakage current in the transistor of Figure IA, under an embodiment.
Figure 2A illustrates a schematic for a transistor circuit including body bias voltage supplies to dynamically change the threshold voltage of the circuit, under an embodiment.
Figure 2B illustrates a side-view of a fabricated transistor circuit for the schematic of Figure 2 A.
Figure 3 is a circuit diagram that illustrates a voltage control circuit for altering the threshold voltage of a transistor circuit based on the status circuit conditions, under an embodiment.
Figure 4 is a flowchart that illustrates a method of dynamically reducing leakage current based on the status of a screen display, under an embodiment.
Figure 5 is a circuit diagram that illustrates a voltage control circuit for controlling the drain voltage to a graphics processor based on the status of a screen display, under an embodiment,
Figure 6 is a flowchart that illustrates a method of triggering back biasing based on the status of a screen display, under an embodiment.
Figure 7 is a circuit diagram that illustrates a voltage control circuit for controlling the application of back bias voltage to a graphics processor based on the status of a screen display, under an embodiment.
Detailed Description
Embodiments of a dynamic leakage control circuit for use with graphics processor circuitry are described. The dynamic leakage control circuit selectively enables back biasing of the transistors comprising the graphics processor circuits during particular modes of operation. The back biasing levels are controlled by two separate power rails. A first power rail is coupled to an existing power supply and the second power rail is coupled to a separate adjustable voltage regulator. A separate voltage regulator may also be provided for the first power rail. A hardware-based state machine or software process is programmed to detect the occurrence of one or more modes of operation and adjust the voltage regulators for the first and second power rails to either enable or disable the back biasing state of the circuit, or alter the threshold voltage of the circuit within a specified voltage range.
In the following description, numerous specific details are introduced to provide a thorough understanding of, and enabling description for, embodiments of the dynamic leakage control circuit. One skilled in the relevant art, however, will recognize that these embodiments can be practiced without one or more of the specific details, or with other components, systems, etc. In other instances, well-known structures or operations are not shown, or are not described in detail, to avoid obscuring aspects of the disclosed embodiments.
In one embodiment, a back biasing scheme is used to increase the threshold voltage of one or more transistors in a circuit to cut off or reduce the leakage current through the transistor or transistors. In one embodiment, one or more power supply rails are provided through voltage regulators to enable or disable back-biasing of the transistors, or to provide some degree of back-biasing by shifting the effective threshold voltage of the transistor circuit along a specified voltage range.
Figure IA illustrates a MOS (metal-oxide semiconductor) transistor, which implements a back bias method for reducing leakage current, under an embodiment. Transistor 100 represents a generalized MOS transistor, which comprises a gate (G) 102, a source (S) 104 and a drain (D) 106 Transistor 100 could be any type of MOS transistor (i.e., N-type, P-type) operating in any mode (i.e., enhancement mode, depletion mode), or any equivalent or similar type of transistor device The gate-source voltage for transistor 100 is denoted VGS, and changing this voltage modulates the current that flows between the source 106 and drain 104 One of the dominant leakage mechanisms in a transistor, such as transistor 100 is the subthreshold (or channel) leakage, denoted Isubtiv Subthreshold leakage power is the power generated by the current flow, Isubth, between the source 106 and drain 104 when the gate voltage is below the threshold voltage.
Several techniques have been developed to reduce the leakage current in transistors, though most involve tradeoffs with regard to performance, cost, complexity, and so on One such technique is back biasing the transistors within a circuit to reduce the effective threshold voltage of the transistor. Back biasing (also referred to as "body biasing") refers to a technique in which the body terminal of a transistor is connected to a small negative voltage to effectively increase the body-source voltage. A difference between the source and body changes the threshold voltage, and is known as the body effect of the transistor. Figure IB illustrates the use of back bias techniques to reduce leakage current, under an embodiment Figure IB illustrates a plot of drain-source current versus the gate-source voltage for a transistor, such as transistor 100 of Figure IA. As shown by I- V (transfer) curve 122, the threshold voltage, VTH, represents the voltage at which the transistor turns on, or changes state. Line 120 represents the sub-threshold slope, which determines how effective the transistor can be turned off when VQS is decreased below VTH I- V curve 122 represents the transfer curve of the circuit when back biasing is disabled, and I-V curve 124 represents the transfer curve of the circuit when back-biasing is enabled. The difference 126 of the two curves 122 and 124 along the Isubth axis represents the reduction in leakage current for the circuit when back biasing is enabled. Thus, introducing back bias increases the threshold voltage (shifts the I-V curve to the right) and cuts off or decreases the leakage current, ISUbth- In one embodiment, a transistor -based circuit includes two separate power supply rails, denoted BBP (back bias positive) and BBN (back bias negative), to provide voltage levels to alter the threshold voltage. The positive back bias voltage supply rail BBP provides a positive voltage denoted VBP, and the negative back bias voltage supply rail BBN provides a negative voltage denoted VBN- These voltage levels are applied to the appropriate body terminals of the transistors to enable back biasing of the circuit.
Figure 2A illustrates a schematic for a transistor circuit including back bias voltage supplies to dynamically change the threshold voltage of the circuit, under an embodiment. Circuit 200 illustrates a CMOS inverter circuit comprising a P-Channel CMOS transistor 210 coupled to an N-Channel CMOS transistor 212. A drain voltage VDD is applied to a power rail 204 coupled to the drain of transistor 210 and a source voltage Vss is applied to a power rail 206 coupled to the source of transistor 212. The body terminal of transistor 210 is coupled to the positive back bias voltage VBP, which is applied through BBP power rail 202. As shown in circuit 200, the VBP level ranges between a standby level and an active level. The body terminal of transistor 212 is coupled to the negative back bias voltage VBN, which is applied through BBN power rail 203. The value of VBN also ranges between an active level and a standby level.
Figure 2B illustrates a side-view of a fabricated transistor circuit for the schematic of Figure 2A. The transistor circuit 250 comprises a P-substrate 226 into which is formed an N-isolation region 224. The P-type transistor 210 of Figure 2A is formed by the N-well region 220, which includes the P-doped drain D and source S regions and gate 221. The N-type transistor 212 of Figure 2 A is formed by the P-well region 222, which includes N doped drain D and source regions, and gate 223. The positive back bias voltage supply VBP is coupled to the N-well body region 220 of transistor 210, and the negative back bias voltage supply VBN is coupled to the P-well body region 222 of transistor 212.
As shown in Figures 2A and 2B, the back bias voltage levels VBP and VBN, are applied to the inverter circuit 200 to back bias the transistors 210 and 212, thereby raising the threshold voltage VJH, as shown in Figure IB, and reducing the leakage current through the transistors. As shown in Figure 2B, the inclusion of a back bias mechanism requires the addition of a separate bias voltage mesh, and a slight increase in transistor area and the addition of a deep n-well region 224 for isolation. However, the benefit provide by the reduction in leakage power without requiring significant decreases in operating frequency may outweigh the increased size and fabrication requirements for new generation devices that feature greatly reduced gate sizes.
As shown in Figures 2A and 2B, the voltages needed to back bias the transistors are provided by two separate power rails. In one embodiment, one or more adjustable voltage regulators are coupled to the power supply rails to regulate the voltages provided by the back bias voltage supply rails. This allows the threshold voltage to be altered along a voltage scale defined by the voltage range of the voltage regulator or regulators. In one embodiment, the voltage regulator circuitry is controlled by a programmable circuit or software process that controls the back bias voltage rails based on a number of parameters related to the relevant operating characteristics of the transistor circuit. The actual values for the positive and negative back bias voltage levels depend upon various factors related to actual circuit implementation and requirements, such as supply voltage level, operating frequency, circuit configuration, transistor types, and so on. In one example embodiment, the VBP levels can range from a minimum of 1.0V to a maximum of 2.0V, while the VBN, levels can range from a minimum of - 1.0V to a maximum of OV. Depending on transistor type and other factors, many other ranges are possible, such as 1.5V to 1.8V for VBP, and -0 5V to OV for VBN- In one embodiment, the transistor circuit, such as inverter 200 of Figure 2A, is part of an Application Specific Integrated Circuit (ASIC) that is used in or as part of a Graphics Processing Unit (GPU), or Visual Processing Unit (VPU), which is a dedicated graphics rendering device for a personal computer, workstation, or game console. A GPU typically implements a number of graphics primitive operations for generating 2D and 3D computer graphics, as well as executing other digital video-related processes For this embodiment, the parameters that dictate the control of the voltage regulator circuit for control of the back bias voltage levels are based on the power requirements related to generation of graphics images and execution of graphics processes. In active mode, a graphics processor is typically performing many memory-intensive and arithmetic/logic intensive tasks as it generates graphics elements and depicts motion, and executes 3D processes, etc. In this case, most of the gates of the GPU are actively switching and the maximum frequency of the GPU is utilized. During standby mode, the display screen may be static and relatively few gates are switching, and complex processes, such as 3D rendering are idle.
For this embodiment, the parameters that dictate the control of the voltage regulators include the performance level desired, operating frequency, supply voltage, types of circuits enabled, operating mode, and other similar factors. The performance level that is desired can range from high performance, which requires maximum clock frequency operation without regard for power consumption; medium performance, which requires a balance between performance and power consumption; and low performance, which requires minimum power consumption in exchange for performance, such as when the circuit is operating from battery power. The type of circuits that are back bias enabled can include any of the components of modules in the processor or ASIC For example, for a GPU, the circuits enabled can include 2D or 3D graphics pipes, on-board caches, and the like. This is also related to the operating mode, which could include 2D or 3D mode, high resolution/low resolution, grayscale/color, and so on.
In one embodiment, an on-chip state machine is configured to control the application of the back bias voltage levels to the transistor circuits based on one or more parameters and/or operating conditions of the circuit. Figure 3 is a circuit diagram that illustrates a voltage control circuit for altering the threshold voltage of a transistor circuit based on the status circuit conditions, under an embodiment. As shown in system 300, the transistor circuit 312 to be controlled is included on an ASIC 302. The back bias voltage supplies are provided off-chip and on the board 304. For the embodiment of Figure 3, the positive back bias voltage supply 305 is controlled by voltage regulator 306 to provide VBP, and the negative back bias voltage supply 307 is controlled by voltage regulator 308 to provide VBN- The VBP and VBN voltages are input to the ASIC through general purpose input/output (GPIO) ports 312 and 314 As shown in system 300, the ASIC includes an on-chip state machine that receives the VBP and VBN voltages from the GPIO ports The state machine 310 is configured to pass the VBP and VBN voltages to the transistors 312 in order to enable back biasing of the transistors to thereby reduce the leakage power of the transistors Because of certain inherent disadvantages to permanent back biasing of transistors, it is generally not desirable to permanently apply back bias voltages to the transistors 312. The state machine 310 is configured to enable back biasing under conditions in which the benefits of reducing leakage current outweigh the disadvantages of back biasing the transistors A common example of such a condition is when the ASIC 302 is in standby mode For the embodiment shown in Figure 3, a condition detector component 309 monitors the state of the conditions and provides this information to state machine 310. In the event of a detected condition, the state machine 310 will pass the back bias voltages to the transistors 312 to enable back biasing.
Although condition detector 309 is shown as a separate functional component, it could be incorporated as an integral part of state machine 310. Similarly, although the voltage regulators 306 and 308 are shown in system 300 to be off chip and on board 304, they could also be provided on ASIC 302 directly, depending upon circuit constraints and implementation details Likewise, state machine circuit 310 could be provided on board 304 instead of directly on the ASIC 302.
In one embodiment, the state machine 310 is embodied in a software process that controls the change of power state based on the parameters. The software process directly controls the voltage regulator or regulators that change the VBP and VBN voltage levels In an alternative embodiment, hardware circuitry is employed in place of a software process to change the power profile based on circuit or ASIC activity For this embodiment, the state machine 310 is embodied in one or more hardwired circuits or dedicated on-chip logic devices.
For the system of Figure 300, various conditions or indicators of activity are monitored by condition detector 309 to trigger a change in the back bias voltage levels through state machine 310 A condition for enabling back biasing of transistors 312 could be the entry of ASIC 302 into a standby mode, although other conditions are also possible. For entry into standby mode, various indicators of activity (or inactivity) could be used to trigger the enablement of the back bias voltages. These indicators include the display of a static screen display, lack of circuit busy signals, reduced FIFO buffer levels, generation of a sleep signal, reduced power supply draw, and any other appropriate indicators of switch from active mode to standby mode In this case, the condition detector 309 would detect such a condition and send an appropriate signal to the state machine 310, which would then pass the back bias voltages to the transistors 312 to enable back biasing. The use of conditions to trigger the back biasing of the transistors introduces an element of dynamic processing to the reduction of leakage current, and allows leakage control based on actual operating conditions or pre-programmed parameters.
As stated above, various indicators could be used to detect the presence of the ASIC entering standby mode In one embodiment, a primary indicator is the presence of a static screen display. Such a condition often indicates lack of activity on the part of the user, and many devices are configured to enter sleep mode after a certain period of time (time-out period) in order to conserve energy. A simple method of
dynamically reducing leakage power in the event of a circuit entering standby mode is to reduce the supply voltage (drain voltage) during the period in which the circuit is idle. Figure 4 is a flowchart that illustrates a method of dynamically reducing leakage current based on the status of a screen display, under an embodiment In block 402, the process detects whether a static screen condition is detected. Various indicators can be used to detect this condition, such as if the same screen display elements as a whole or for a significant portion of the entire screen display are static for a specified number of frames. Upon detection of a static screen condition, the process reduces the current clock operating frequency by a pre-determined factor, such as by one-half or one-quarter of the frequency, block 404. The clock frequency can be reduced by any appropriate process, such as a glitch-free post PLL (phase-locked loop) divide process, or the like. In block 406, the process triggers the GPIO interface (or other I/O interface) to reduce the VDD voltage (supply voltage) level. The reduction of the drain voltage effectively reduces leakage current through the transistors, thus reducing the leakage power of the ASIC during standby mode. The amount of voltage reduction should be selected so that sufficient power overhead is available to ensure the transistors can still function in standby mode.
In one embodiment, the transistors are kept in the reduced supply voltage condition until a change in from standby mode to active mode of the ASIC is detected. Thus, as shown in block 408, the process determines whether the chip has entered active mode. If so, the transistors are taken back to their original supply voltage levels so that they can operate at their maximum possible clock speeds. As shown in block 410, the GPIO interface is triggered to raise the VDD voltage level so as to restore the operating voltage to its normal level. The clock frequency is then increased to its normal or maximum operating frequency, block 412, to enable the ASIC to function optimally in active mode.
As shown in block 402 of Figure 4, the process first detects a static screen. In one embodiment the circuit is configured to detect a busy or idle signal that may also be used by the display processor for clock gating. A hysteresis delay is used for entering and exiting the static screen mode to reduce the chance that the circuit will drop in and out during performance critical times, and eliminates the ramp up time required for the voltage regulator to switch back to full performance mode during these periods.
Figure 5 is a circuit diagram that illustrates a voltage control circuit for controlling the drain voltage to a graphics processor based on the status of a screen display, under an embodiment. The circuit 500 of Figure 5 can be used to implement one or more aspects of the process illustrated in Figure 4 As shown in system 500, ASIC 502 is mounted on board 504, and contains a static screen detection component 512, which is coupled to a core clock generator 514. The core clock generator controls the frequency of the ASIC clock signals and allows the reduction or increase in the clock frequencies illustrated in blocks 404 and 412 of Figure 4. The static screen detect circuit 512 provides a signal to switch circuit 511 on board 504 through GPIO port 510 The detection signal is passed to the Vsense input of voltage regulator 506. In response to this signal, the voltage regulator provides the appropriate VDD voltage level back to the ASIC 502 through GPIO port 508. The drain voltage level is thus controlled by the condition detected by the static screen detect component 512, and the voltage regulator triggers the GPIO interface 508 to raise or lower this voltage, as shown in blocks 406 and 410 of Figure 4. The minimum value of VDD is selected such that the transistors can operate in standby mode, yet is low enough to provide a substantial enough reduction in leakage current during this standby mode.
Figure 4 illustrates a method in which the level of the drain voltage VDD, is used to reduce the leakage current during standby or sleep mode of the ASIC.
Alternatively, block 406 can be replaced by a step that incorporates the application of the back bias voltage levels from the BBP and BBN voltage rails to the body terminals of the transistors to reduce the leakage current by effectively decreasing the threshold voltages of the transistors.
Figure 6 is a flowchart that illustrates a method of triggering back biasing based on the status of a screen display, under an embodiment. In block 602, the process detects whether a static screen condition is detected. As stated above with respect to Figure 4, various indicators can be used to detect this condition, such as if the same screen display elements as a whole or for a significant portion of the entire screen display are static for a specified number of frames. Upon detection of a static screen condition, the process reduces the current clock operating frequency by a pie-determined factor, such as by one-half or one-quarter of the frequency, block 604. In block 606, the process triggers the GPIO interface (or other I/O interface) to enable back biasing of the transistors In one embodiment, this is accomplished by applying to the body terminals of the transistors either or both of a positive or negative back bias voltage that are provided by back bias voltage rails, e.g., BBP and BBN The application of back bias voltages effectively reduces the threshold voltage of the transistors, thus eliminating or reducing the leakage current through the transistors.
In one embodiment, the transistors are kept in back bias mode until a change in from standby mode to active mode of the ASIC is detected. Thus, as shown in block 608, the process determines whether the chip has entered active mode. If so, the transistors are taken out of the back bias condition so that they can operate at their maximum possible clock speeds. As shown in block 610, the GPIO interface is triggered to disable the back bias condition of the transistors so as to restore the threshold voltage to its normal level The clock frequency is then increased to its normal or maximum operating frequency, block 612, to enable the ASIC to function optimally in active mode.
Figure 7 is a circuit diagram that illustrates a voltage control circuit for controlling the application of back bias voltage to a graphics processor based on the status of a screen display, under an embodiment. The circuit 700 of Figure 5 can be used to implement one or more aspects of the process illustrated in Figure 6. As shown in system 700, ASIC 702 is mounted on board 704, and contains a static screen detection component 712, which is coupled to a core clock generator 714. The core clock generator controls the frequency of the ASIC clock signals and allows the reduction or increase in the clock frequencies illustrated in blocks 604 and 612 of Figure 6 The static screen detect circuit 712 provides a signal to switch circuit 711 on board 704 through GPIO port 710. The detection signal is passed to the Vsense input of voltage regulator 706. In response to this signal, the voltage regulator 706 provides the appropriate back bias voltage VBN level back to the ASIC 702 through GPIO port 708. The static screen detect component 712 also provides a signal to a bias generator component 714. This component 714 provides a back bias generator signal through GPIO port 709 to port 708 for enabling or disabling the back bias voltage VBN provided to port 708 from voltage regulator 706. The back bias voltage is thus generated by the voltage regulator and controlled by the condition detected by the static screen detect component 512 as passed through bias generator 714.
Figure 7 shows an embodiment in which the back bias voltage comprises a negative voltage provided by the BBN power rail Alternatively, a positive back bias voltage VBP could also be provided through the BBP power rail. For this
embodiment, separate bias generator and voltage regulator components could be provided to generate and control the application of VBP to the ASIC, or bias generator 714 and voltage regulator 706 could be configured to handle both VBP and VBN
In one embodiment, the back bias voltage VBP and/or VBN are fixed at a certain maximum value and enabled or disabled through a binary signal generated by bias generator 714 This results in the effective shift of the threshold voltage 120 from a first value to a second value. In an alternative embodiment, the voltage regulator can be configured to provide a range of voltages for VBP and/or VBN, along a number of discrete intermediate voltage values, or a continuum between the maximum and minimum ranges for the positive and negative back bias values. This allows the threshold voltage 120 to be shifted to a number of intermediate voltages between the first and second values, and thus allows the leakage current to be reduced to a certain level. The voltage regulator can be programmed to provide the appropriate back bias voltage levels based on one or more parameters based on the operating conditions and requirements of the ASIC.
Embodiments of the invention include a method of controlling leakage current in a circuit, comprising: responsive to a change in a device from a first state to a second state, reducing an operating frequency provided by a system clock to the circuit from a first frequency to a second frequency; and providing a back bias voltage to the circuit to effectively reduce a threshold voltage of the circuit along a voltage range between a first threshold voltage value to a second voltage value in response to the change in the device.
In an embodiment, the first state comprises an active state of the circuit and the second state comprises a standby state of the circuit.
In an embodiment, the standby state is detected by the presence of one or more indicators.
In an embodiment, one of the one or more indicators comprises detecting a static screen display.
An embodiment further comprises detecting the persistence of an image displayed on a display device coupled to the circuit for a specified number of clock cycles of the system clock.
In an embodiment, the one or more indicators are selected from the group consisting essentially of one or more returned busy signals, sleep mode flag activation, reduction in power draw, and reduced buffer activity.
In an embodiment, the back bias voltage comprises a negative voltage applied to a body terminal of at least one transistor of the circuit.
In an embodiment, the back bias voltage is provided to the at least one transistor through a first voltage regulator circuit coupled to a negative back bias voltage supply rail, the first voltage regulator controlled by a bias generator circuit in response to the detected change of state.
In an embodiment, the back bias voltage further comprises a positive voltage applied to the body terminal of the at least one transistor of the circuit.
In an embodiment, the back bias voltage is provided to the at least one transistor through a second voltage regulator circuit coupled to a positive back bias voltage supply rail, the second voltage regulator controlled by the bias generator circuit in response to the detected change of state.
In an embodiment, the second voltage regulator circuit is configured to switch the back bias voltage along a voltage range from a third value to a fourth value
Embodiments further include a circuit comprising: a condition detector, detecting a change of state of the circuit from a first state to a second state; a state machine coupled to the condition generator, generating a control signal in response to the change of state; a voltage regulator coupled to the state machine, reducing an operating frequency from a first frequency to a second frequency; and a bias generator coupled to the voltage regulator, providing a back bias voltage to the circuit to effectively reduce a threshold voltage of the circuit along a voltage range between a first threshold voltage value to a second voltage value in response to the control signal
In an embodiment, the first state comprises an active state of the circuit and the second state comprises a standby state of the circuit, and the standby state is detected by the presence of one or more indicators.
In an embodiment, the circuit comprises at least one transistor, and further wherein the back bias voltage is selected from the group consisting of. a negative voltage applied to a body terminal of the at least one transistor of the circuit, and a positive voltage applied to the body terminal of the at least one transistor of the circuit
In an embodiment, the circuit comprises a circuit within an application specific integrated circuit device mounted on a printed-circuit board
In an embodiment, the circuit comprises at least a portion of a graphics processing unit.
Embodiment further include a method of controlling leakage current in a circuit, comprising: responsive to a change in the circuit from a first state to a second state, reducing an operating frequency provided by a system clock to the circuit from a first frequency to a second frequency; and reducing a supply voltage to the circuit to effectively reduce a leakage current flowing through the circuit, along a range from a first supply voltage value to a second supply voltage value in response to the change in the circuit.
In an embodiment, the first state comprises an active state of the circuit and the second state comprises a standby state of the circuit.
In an embodiment, the standby state is detected by the presence of one or more indicators.
In an embodiment, one of the one or more indicators comprises detecting a static screen display An embodiment further comprises detecting the persistence of an image displayed on a display device coupled to the circuit for a specified number of clock cycles of the system clock.
In an embodiment, the one or more indicators are selected from the group consisting essentially of one or more returned busy signals, sleep mode flag activation, reduction in power draw, and reduced buffer activity.
In an embodiment, the first supply voltage value comprises a maximum supply voltage provided to a drain terminal of at least one transistor of the circuit.
In an embodiment, the first supply voltage value is provided to the at least one transistor through a voltage regulator circuit controlled by a condition detection circuit in response to the detected change of state.
In an embodiment, the circuit comprises a circuit within an application specific integrated circuit device mounted on a printed-circuit board.
In an embodiment, the circuit comprises at least a portion of a graphics processing unit.
Although embodiments have been described in relation to specific types of circuits, such as graphic processing units, it should be noted that the described methods and systems can be used in any type of transistor-based logic circuit, such as microprocessors, co-processors, arithmetic logic units, and the like. Aspects of the dynamic leakage control system described herein may be implemented as
functionality programmed into any of a variety of circuitry, including programmable logic devices ("PLDs"), such as field programmable gate arrays ("FPGAs"), programmable array logic ("PAL") devices, electrically programmable logic and memory devices and standard cell-based devices, as well as application specific integrated circuits Some other possibilities for implementing aspects include:
microcontrollers with memory (such as EEPROM), embedded microprocessors, firmware, software, etc. Furthermore, aspects of the dynamic leakage control system may be embodied in microprocessors having software-based circuit emulation, discrete logic (sequential and combinatorial), custom devices, fuzzy (neural) logic, quantum devices, and hybrids of any of the above device types. The underlying device technologies may be provided in a variety of component types, e g., metal-oxide semiconductor field-effect transistor ("MOSFET") technologies like complementary metal-oxide semiconductor ("CMOS"), bipolar technologies like emitter-coupled logic ("ECL"), polymer technologies (e.g., silicon-conjugated polymer and metal-conjugated polymer-metal structures), mixed analog and digital, and so on.
It should also be noted that the various functions disclosed herein may be described using any number of combinations of hardware, firmware, and/or as data and/or instructions embodied in various machine-readable or computer-readable media, in terms of their behavioral, register transfer, logic component, and/or other characteristics. Computer-readable media in which such formatted data and/or instructions may be embodied include, but are not limited to, non-volatile storage media in various forms (e.g , optical, magnetic or semiconductor storage media) and carrier waves that may be used to transfer such formatted data and/or instructions through wireless, optical, or wired signaling media or any combination thereof.
Examples of transfers of such formatted data and/or instructions by carrier waves include, but are not limited to, transfers (uploads, downloads, e-mail, etc.) over the Internet and/or other computer networks via one or more data transfer protocols (e.g., HTTP, FTP, SMTP, and so on)
Unless the context clearly requires otherwise, throughout the description and the claims, the words "comprise," "comprising," and the like are to be construed in an inclusive sense as opposed to an exclusive or exhaustive sense, that is to say, in a sense of "including, but not limited to." Words using the singular or plural number also include the plural or singular number respectively Additionally, the words "herein," "hereunder," "above," "below," and words of similar import refer to this application as a whole and not to any particular portions of this application. When the word "or" is used in reference to a list of two or more items, that word covers all of the following interpretations of the word: any of the items in the list, all of the items in the list and any combination of the items in the list.
The above description of illustrated embodiments of the dynamic leakage control system is not intended to be exhaustive or to limit the embodiments to the precise form or instructions disclosed. While specific embodiments of, and examples for, processes in graphic processing units or ASICs are described herein for illustrative purposes, various equivalent modifications are possible within the scope of the disclosed methods and structures, as those skilled in the relevant art will recognize.
The elements and acts of the various embodiments described above can be combined to provide further embodiments. These and other changes can be made to the dynamic leakage control system in light of the above detailed description.
In general, in the following claims, the terms used should not be construed to limit the disclosed method to the specific embodiments disclosed in the specification and the claims, but should be construed to include all operations or processes that operate under the claims. Accordingly, the disclosed structures and methods are not limited by the disclosure, but instead the scope of the recited method is to be determined entirely by the claims.
While certain aspects of the disclosed embodiments are presented below in certain claim forms, the inventors contemplate the various aspects of the
methodology in any number of claim forms. For example, while only one aspect may be recited as embodied in machine-readable medium, other aspects may likewise be embodied in machine-readable medium. Accordingly, the inventors reserve the right to add additional claims after filing the application to pursue such additional claim forms for other aspects.
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What is claimed is:
1. A method of controlling leakage current in a circuit, comprising:
responsive to a change in a device from a first state to a second state, reducing an operating frequency provided by a system clock to the circuit from a first frequency to a second frequency; and
providing a back bias voltage to the circuit to effectively reduce a threshold voltage of the circuit along a voltage range between a first threshold voltage value to a second voltage value in response to the change in the device.
2. The method of claim 1, wherein the first state comprises an active state of the circuit and the second state comprises a standby state of the circuit.
3. The method of claim 2, wherein the standby state is detected by the presence of one or more indicators.
4. The method of claim 3, wherein one of the one or more indicators comprises detecting a static screen display.
5. The method of claim 4, further comprising detecting the persistence of an image displayed on a display device coupled to the circuit for a specified number of clock cycles of the system clock.
6. The method of claim 4 wherein the one or more indicators are selected from the group consisting essentially of: one or more returned busy signals, sleep mode flag activation, reduction in power draw, and reduced buffer activity.
7. The method of claim 2, wherein the back bias voltage comprises a negative voltage applied to a body terminal of at least one transistor of the circuit.
8. The method of claim 7, wherein the back bias voltage is provided to the at least one transistor through a first voltage regulator circuit coupled to a negative back bias voltage supply rail, the first voltage regulator controlled by a bias generator circuit in response to the detected change of state.
9. The method of claim 7, wherein the back bias voltage further comprises a positive voltage applied to the body terminal of the at least one transistor of the circuit,
10. The method of claim 9, wherein the back bias voltage is provided to the at least one transistor through a second voltage regulator circuit coupled to a positive back bias voltage supply rail, the second voltage regulator controlled by the bias generator circuit in response to the detected change of state.
11. The method of claim 10, wherein the second voltage regulator circuit is configured to switch the back bias voltage along a voltage range from a third value to a fourth value.
12. A circuit comprising:
a condition detector, detecting a change of state of the circuit from a first state to a second state;
a state machine coupled to the condition generator, generating a control signal in response to the change of state;
a voltage regulator coupled to the state machine, reducing an operating frequency from a first frequency to a second frequency; and
a bias generator coupled to the voltage regulator, providing a back bias voltage to the circuit to effectively reduce a threshold voltage of the circuit along a voltage range between a first threshold voltage value to a second voltage value in response to the control signal.
13. The circuit of claim 12 wherein the first state comprises an active state of the circuit and the second state comprises a standby state of the circuit, and the standby state is detected by the presence of one or more indicators.
14 The circuit of claim 11, wherein the circuit comprises at least one transistor, and further wherein the back bias voltage is selected from the group consisting of: a negative voltage applied to a body terminal of the at least one transistor of the circuit, and a positive voltage applied to the body terminal of the at least one transistor of the circuit
15. The circuit of claim 14, wherein the circuit comprises a circuit within an application specific integrated circuit device mounted on a printed-circuit board.
16. The circuit of claim 15, wherein the circuit comprises at least a portion of a graphics processing unit.
17 A method of controlling leakage current in a circuit, comprising:
responsive to a change in the circuit from a first state to a second state, reducing an operating frequency provided by a system clock to the circuit from a first frequency to a second frequency; and
reducing a supply voltage to the circuit to effectively reduce a leakage current flowing through the circuit, along a range from a first supply voltage value to a second supply voltage value in response to the change in the circuit
18. The method of claim 17, wherein the first state comprises an active state of the circuit and the second state comprises a standby state of the circuit
19. The method of claim 18, wherein the standby state is detected by the presence of one or more indicators
20. The method of claim 19, wherein one of the one or more indicators comprises detecting a static screen display.
21 The method of claim 20, further comprising detecting the persistence of an image displayed on a display device coupled to the circuit for a specified number of clock cycles of the system clock.
22. The method of claim 20 wherein the one or more indicators are selected from the group consisting essentially of one or more returned busy signals, sleep mode flag activation, reduction in power draw, and reduced buffer activity.
23. The method of claim 2, wherein the first supply voltage value comprises a maximum supply voltage provided to a drain terminal of at least one transistor of the circuit.
24. The method of claim 23, wherein the first supply voltage value is provided to the at least one transistor through a voltage regulator circuit controlled by a condition detection circuit in response to the detected change of state.
25 The method of claim 17, wherein the circuit comprises a circuit within an application specific integrated circuit device mounted on a printed-circuit board.
26 The method of claim 25, wherein the circuit comprises at least a portion of a graphics processing unit.
【特表2010-519612】
ＷＯ２００８／１０１０３６
より引用
